本文采用了沟槽填充再生长技术制备了3kV级全超结（FullSJ）和半超结（SemiSJ）肖特基二极管（SBD）。实验结果表明，电荷不平衡超结终端（CI-SJTE）的Semi-SJ和Full-SJ器件击穿电压分别为3399V和3099V。此外，针对终端仿真表明，当P电荷被过度补偿时，因Semi-SJ器件中的高电场被限制在n-buffer而不是N+衬底中，因此Semi-SJ器件中的高电场集中低于Full-SJ器件中的高电场集中。结果表明，采用CI-SJTE的Semi-SJ器件可以达到3600V，明显高于Full-SJ器件的3211V，证明了SiC级半超结器件可以在不增加表明终端结构的情况实现很高的终端耐压效率。
背景介绍
为了进一步降低SiC基的Ron,sp，超结（SJ）结构值得关注，并且其已经在Si基器件得到商业应用。目前，已经有从0.6-6.5kV的额定电压的SiC基SJ器件已被证明其具有极低的Ron,sp。而且在这些SJ器件中，也已经引入了各种终端结构，包括梯度沟槽、JTE、FLR等等，以减少SJ结终端拐角处的电场集中。值得注意的是，SJ结构本身就可以作为超结终端（SJTE），这是一种方便且经济的终端结构，不需要额外的工艺步骤。但是目前还是缺乏对SJ-SiC器件的高效SJTE的研究。
本文采用了沟槽填充再生长技术，制作了3kV级Full-SJ和Semi-SJ的SBD，并采用电荷不平衡超结终端技术（CI-SJTE），制作了17.5um的Semi-SJ和23um的Full-SJ沟槽，其Ron,sp分别达到了6.5mΩ·cm2和4.5mΩ·cm2。通过改变Mesa宽度（MW）来改变SJTE的P型电荷。实验结果表明，采用CI-SJTE结构的Semi-SJSB击穿电压达到了3399V，这达到了理想平行平面结击穿电压的85%；而Full-SJSBD的击穿电压达到了3099V，其为理想平行平面结的77%。
此外，对CI-SJTE的终端仿真表明，Smi-SJ的P柱底部的电场集中程度明显低于Full-SJ。通过优化电荷不平衡条件，CI-SJTE为Semi-SJSBD提供了3600V的击穿电压，高于Full-SJSBD的3211V。
器件结构与制造
下图a和b分别为3kV级的Semi-SJ和Full-SJSBD的截面示意图。Semi-SJ的外延层由上层掺杂注入区域和底部Buffer组成，其采用4umSiO2的硬掩模，在SF6/O2气氛中采用ICP刻蚀在N型衬底上刻蚀沟槽形成。上层和buffer层的典型厚度和浓度分别为14um/2e16和9.5um/7e15。而Full-SJ的典型厚度为23um/2e16。Semi-SJ和Full-SJ的沟槽深度分别为17.5um和23um。沟槽的宽度（TW）保持一致，以确保刻蚀和外延再生长过程中的均匀性。而Mesa宽度（MW）则有所变化，以改变SJTE处的P型电荷。
随后进行标准清晰工艺和HF预处理，以清洁SiC沟槽表面上的SiO2硬掩模和聚合物。接着以1650℃、38kPa、SiHCl3/C2H4/H2/HCl气氛下，在C/Si比为0.7的低Si比条件下，在沟槽中生长P型SiC外延层。随后进行CMP去除多余的P型外延层，使晶圆表面平整。再在晶圆顶部溅射300nm的Ni，形成肖特基接触。最后在晶圆背面溅射Ni，进行激光退火后形成背面欧姆接触。下图c和d展示了制备所得到的器件截面图。
实验结果
下图是两种器件室温下的正向J-V特性和Ron,sp曲线。随着MW的宽度从4um到5.2um，Semi-SJSBD的Ron,sp从8.8下降到7.5mΩ·cm2。相反，Full-SJSBD则是随MW宽度由4.4um增加到5.6um的过程中Ron,sp由7.3下降到6mΩ·cm2。
下图则是展示两种器件室温下随MW变化的BV曲线。当MW固定在5.2um时，具有CI-SJTE的Semi-SJ和Full-SJ的器件BV分别为3399V和3099V.
下图是制备得到的两种器件在室温下具有不同MW宽度的反向J-V特性曲线。
仿真分析
下图a和b分别给出了两种器件的终端仿真结构。条形元胞的SJ结构的终端在X和Y方向上是不同的，而六角元胞的SJ结构的终端边缘则是在任何方向上都是一致的。因此，本文在此建立的仿真结构模型只采用了1/12角就足以呈现终端的特性。
在前述的实验结果中已经展示了不同MW的Semi-SJ和Full-SJCI-SJTE仿真下的BV特性。Semi-SJ和Full-SJ的理想平行平面结的仿真BV均为4000V，当MW为5.2um时，Semi-SJ和Full-SJ的最大仿真BV分别为3600V和3211V.
下图展示了不同MW下的CI-SJTESemi-SJSBD仿真电场分布。如图a所示，MW固定为4um时，X方向的电场迅速扩展，但Z方向的电场线则是被限制在了有源区，因为过度补偿的P型电荷降低了Semi-SJ有源区的理想击穿电压。相应如下图b所示，电场集中在有源区SJ柱的底部。
下图c则是当MW固定在5.2um时，X方向和Y方向的电场线都扩展的不错，图d的电场分布直观的表明了电场在整个终端上分布相对均匀。
图e则是在MW固定在6.4um时，终端中较少的P型电荷不足以在X方向上扩展等势线，BV仅为1500V。相应图f中电场分布表明，电场集中在过渡区域的拐角，表明其带P型电荷的SJTE接近于电荷平衡，提供了较低表面电场调节能力。
下图就是三个不同MW的CI-SJTESemi-SJSBD器件沿SJ柱的顶部沿A-A’和B-B’的电场变化。值得注意的是，三个CI-SJTE的所有位置电场均低于3MV/cm，这是因为SJ柱的整个表面都在承担高电场，而不仅仅是局部的拐角。
前面讲了Full-SJ的最大仿真电压为3211V，明显低于Semi-SJ。此外，随着MW的降低，Full-SJ的BV还在迅速降低。下图就说明了Full-SJ的仿真电场分布。如下图a和b所示，当MW为4um时，高电场集中在SJ柱底部。因高电场的存在于N+衬底中而非N-buffer层中，Full-SJ的峰值电场远高于Semi-SJ的峰值电场。另一方面，随着P型电荷比例的增大，Full-SJSBD的有源区域的BV比Semi-SJ下降的更快，这是因为N-buffer区的一部分维持的BV不受P型电荷影响。这一解释也与下图c和d中5.2um的MW的电场分布中得到验证。
下图e和f则是当MW为6.4um时，高电场集中在过渡区域的拐角处，这一现象与Semi-SJSBD相似。
下图则是给出了三个MW宽度下CI-SJTEFull-SJSBD器件沿A-A’和B-B’的电场分布。
总结
本工作制备了3kV4H-SiC半SJ和全SJ器件，并进行了仿真。结果表明，由于半SJ器件中的Nbuffer，CI-SJTE在半SJ器件中比在全SJ器件中提供了更好的电场调制效果。
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