MOS管不都是三个脚吗？TO-247-4封装多出的那个引脚，到底有什么用？
大伙看到G、D、S三个脚的MOS管，再熟悉不过了。如果第一次见到TO-247-4封装时，估计你心里也犯过嘀咕：“MOS管不就三个脚吗？这多出来的第四个有什么用？”
简单说，这个多出来的引脚，是专门为解决大功率、高频开关设计里的驱动可靠性、降低开关损耗。今天就跟大家详细聊聊这个话题。
1、从咱们常用的三脚MOS管说起
要讲清楚第四只引脚，得先回头看看咱们熟悉的三脚MOS管。
咱们都知道，MOS管是电压驱动型器件，理想情况下，你给栅极一个完美的方波电压，它就应该瞬间在漏极和源极之间做出快速开关的响应。
但实际的波形不那么理想：
1、MOS管驱动芯片，内部通过键合线连到引脚。只要是根导线，就一定有电感。在大电流di/dt下，这个寄生电感会产生一个实实在在的电压降。
2、在三脚封装里，功率源极和驱动回路的参考地，是共用同一条内部键合线和同一个引脚。问题就出在这个共用上。
我们来模拟一下开通瞬间。驱动IC发出一个15V的驱动电压，这个电压加在栅极和源极之间。但是，漏极电流Id正在飞速上升，di/dt很大，它在共用的源极寄生电感L上感应出一个反向电动势VLS（VLS = L * di/dt）。
这个VLS方向是上负下正，它直接叠加在驱动回路上，结果就是，真正加到MOS管芯片栅极和源极之间的有效电压VGS，变成了VDRV减去VLS（VGS = VDRV - VLS）。参考东芝的应用笔记，这个物理过程画得非常清楚。
你想想，驱动电压本来15V，结果一到芯片内部就剩13V甚至更低了。这会带来什么后果？导通不充分，开关速度变慢，米勒效应加剧。至于为什么，可以看我之前写的这篇MOS管Vgs(th)明明写着2V，为啥还要10V去驱动呢？
这个矛盾在普通低频应用里还能忍，但在高频、大电流的SiC和GaN应用中，它就限制效率的提升。
2、再说四脚MOS管
为了提升MOS管的效率，这时候MOS管就多了一个引脚，也就是TO-247-4封装的第四个引脚。这多出来的引脚，学名叫做开尔文源极（Kelvin Source，KS），它的出现就是为了解决上面那个共源极电感的问题。
我们来看看它的管脚定义：
1脚：漏极 (D)
2脚：功率源极 (S)
3脚：开尔文源极 (KS)
4脚：栅极 (G)
核心思想就是将驱动电流回路和功率电流回路彻底分离。
如下图，驱动电压VDRV是加在栅极和开尔文源极之间。这个开尔文源极，在芯片内部是直接从源极金属层上单独引出一根线，它不经过那条走大电流的键合线。
这意味着什么？驱动回路里没有大电流Id流过！因此，在驱动回路里，不存在那个令人头疼的di/dt，也就不会产生那个反向电动势VLS。驱动IC输出的电压，几乎毫无损失地全部施加在了芯片的栅极和源极之间。VGS ≈ VDRV。VGS给的足，RDS(on)就低，开关速度也能拉到最快。这直接体现在开关损耗的大幅降低上。
东芝官方对新一代SiC MOSFET做的对比测试很能说明问题。在VDD=800V，ID=20A的感性负载条件下：
开通损耗（Eon）
TO-247-4封装相比传统TO-247三脚封装，降低了约40%。从图中的开通波形能明显看到，4引脚封装的漏极电流（红色虚线）上升斜率比3引脚（蓝色虚线）陡峭得多，说明开得更快。
关断损耗（Eoff）
同样，4引脚封装的速度也更快，Eoff降低了约34%。图中直观地展示了损耗数据的差异。
这40%和34%的损耗降低，对于一个几百瓦甚至上千瓦的电源来说，意味着散热片可以小一圈，或者效率能硬生生往上提一个多点。这在服务器电源、通信电源、光伏逆变器这些领域，都是实打实的竞争力。
3、PCB layout注意事项
这么好的器件，画PCB时也得有对应的讲究，才能把它用好。核心原则就是驱动回路和功率回路要各走各路，互不干扰。
对于我们硬件工程师来说，理解了这个第四个引脚的本质，在设计时就能更有针对性地进行PCB布局：栅极驱动电阻要尽量靠近G和KS引脚放置，驱动回路的面积要尽可能小，功率回路和驱动回路要严格单点接地。从驱动IC到G和KS的走线，要尽量短、尽量粗。
写在最后
聊完了4脚MOS的基本作用和电气原理，咱们再来说个很多工程师容易忽略的物理细节，TO-247-4封装塑封体上的那个小凹槽，如下箭头所示。它有什么作用呢？
有朋友可能会猜，这凹槽是不是为了防呆、区分引脚顺序？或者单纯是为了增加爬电距离？大家在实际设计中有注意到这个凹槽吗？
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