今天这篇文章来自西电，研究平面/沟槽SiC MOSFET浪涌可靠性，
先介绍背景
实际应用中，SiC MOSFET常与SiC SBD并联，借助后者实现SiC MOSFET死区时间内的反向续流，但这种方案存在电路设计复杂、芯片成本较高等缺点，
部分研究人员将目光转向SiC MOSFET体二极管，试图以此实现第三象限续流，
然而体二极管续流面临的最大问题是浪涌耐受能力，一旦浪涌电流超过承受能力，可能导致器件退化甚至失效，
基于此，有必要对SiC MOSFET的浪涌失效机理进行详细研究。
先简单解释体二极管续流机理，
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如上，到底何为体二极管？
其实就是P-well与N-drift形成的PN结，
有人将其称为“寄生二极管”，所谓寄生结构，就是像寄生虫一样，只要母体存在，便不可避免地会出现这种结构。
P-well与N-drift形成PN结，
当VDS＞0时，PN结反偏，无电流，
当VDS＜0时，PN结正偏，可发挥续流作用，一般用VSD表示体二极管工作时的源漏电压，因其是正值，便于计算。
当VSD超过PN结二极管开启电压Vknee时，体二极管电流迅速上升，Vknee近似等于SiC二极管内建电势Vni，
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如上，ND为漂移区浓度，NA为P阱掺杂浓度，ni为本征载流子浓度，
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然而实测曲线观察到不符预期的现象，如上，
VGS=0V时，体二极管提前导通（VSD增至2.1V时，体二极管电流便明显增大），
换言之，Vknee降至2.1V，明显小于内建电势Vni，
为什么会这样？
简言之，体效应降低了器件阈值电压，使得沟道更容易开启，
上图VGS=0V条件下，VSD增至2.1V时骤增的体二极管电流其实包括两部分，真正的体二极管电流，以及沟道电流。
当VGS=0V且VSD>0V时，VGD=VSD，随着VSD增大，VGD也会增大，
当VGD增至大于Vth时，沟道导通，形成体二极管之外的电流路径，
体效应也在此发挥作用，
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如上，VTH0之后的那项便是体效应的数学描述，不必纠结怎么算的，了解趋势就行，
即，随着VSB的增大，VTH显著降低，
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如上，室温条件，1200V SiC MOSFET第三象限下的转移特性曲线，
随着VSD的增大，VTH显著降低，
当VSD=2V，器件VTH已接近0V，因此即使VGS=0V，沟道区域亦有电流。
因此，考虑沟道电流后的模型，才能更加精确地描述第三象限条件下的器件行为。
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如上，本次实验采用的三种器件结构，
（a）是平面MOSFET（P-MOS），（b）是英飞凌的A-MOS，（c）是罗姆的D-MOS，后两种是沟槽型，
三种产品类型依次为C2M0080120D，IMW120R060M1H，SCT3080KL，有源区面积分别为6.4mm2、4.36mm2和5.16mm2，
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三种器件的浪涌波形如上，所有曲线测试条件均为VGS=-5V，
左边为原始波形，横轴时间，左纵轴VSD，右纵轴ISD，
右边为浪涌轨迹（surge trajectory），即浪涌应力下的ISD-VSD关系，
先看浪涌轨迹，
所有器件的浪涌轨迹均呈现逆时针回路（bdf三张图中两条黑色箭头），表明以双极导通模式为主，即体二极管（PN结）作为主要电流路径，并伴随电导调制效应，
这里解释一下，为什么逆时针就表明以双极导通为主？
在浪涌电流脉冲的一个完整周期内（电流上升再下降），器件结温变化滞后于电流变化，
电流上升阶段，结温较低，电阻较高，
电流下降阶段，结温较高，电阻较低，
因此，相同VSD下，下降阶段的ISD高于上升阶段，于是形成逆时针回路，
换言之，逆时针回路这一现象体现了电阻的负温度系数，
那为什么电阻负温度系数就表明以双极导通模式为主？
因为漂移区电阻呈现正温度系数（随温度升高而增大），只有工作在双极导通模式，发生电导调制效应，漂移区电阻大幅降低，这才可能在整体电阻上呈现负温度系数，进而观察到逆时针回路。
反之，若器件工作在单极模式，沟道为电流路径，则整体电阻呈现正温度系数，观察到浪涌轨迹呈顺时针回路。
再看原始波形，
P-MOS和A-MOS的VSD峰值出现在4ms左右，而D-MOS的VSD峰值出现在1.8ms，
另外D-MOS在VSD下降阶段的曲线形态也与另外两种器件不同，
为什么有此差异？
一方面，D-MOS的源漏电阻更大，浪涌电流升高时，结温上升更快，电导调制效应更强，使VSD更快进入下降段，
另一方面，在下降段中，终端版图布局的差异，导致D-MOS的VSD下降波形与前两种器件有所不同，后面会解释。
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VGS=0V条件下，D-MOS的原始波形、浪涌轨迹如上，
此时浪涌轨迹呈顺时针回路，表明器件工作在单极导通模式，
相比-5V条件，浪涌峰值电流从110A降至70A，
作者解释，该现象源自D-MOS独特的源极沟槽结构，
制造过程中，高能大剂量注入会在源槽边缘附近产生缺陷，且源槽界面陷阱会俘获载流子，进一步增大RSD，
电流从源极流向漏极时，这些缺陷与载流子相互作用，使载流子浓度显著降低。
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提取ICH/ISD（反映沟道电流占总电流比例），结果如上，
可以看到，当ISD<20A时，D-MOS的ICH/ISD明显大于另外两种器件，
即，浪涌初始阶段，D-MOS浪涌电流中，沟道电流的比例更大，
当ISD>20A时，D-MOS的ICH/ISD开始降低。
从右图可看到，三种器件中，D-MOS的反向恢复峰值电流Irrm、反向恢复电荷Qrr都最小，
换句话说，D-MOS的体二极管阳极注入效率较低。
作者解释，D-MOS的源沟槽工艺引入杂质缺陷和界面陷阱，这些缺陷起到复合中心的作用，显著降低少子寿命和注入效率。
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如上，三种器件在不同温度、不同VGS条件下的浪涌能力对比，
不同VGS条件下，P-MOS与A-MOS的浪涌能力保持稳定，表明其浪涌能力与沟道状态无关，
而D-MOS有所不同，相比-5V和-10V，VGS=0V的浪涌能力下降41%，
为什么有此差异？
本质上在于，-5V及以下，所有器件的沟道都关得很死，0V时，D-MOS的沟道已经部分开启，器件从双极工作模式切换到单极工作模式，
而在VGS=0V时，沟道电阻呈现正温度系数，引发正反馈机制，随着浪涌电流的增大，结温迅速升高，电阻进一步增大，直到热失控。
随着环境温度的升高，所有器件的浪涌能力都在下降，
相比室温，175℃下，P-MOS浪涌能力下降14%，A-MOS下降17%，D-MOS下降18%。
浪涌失效后，所有器件均出现IGSS显著增大、体二极管正向压降VF降低的现象，P-MOS的IDSS维持在较低水平，而A-MOS和D-MOS的IDSS急剧增大。
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VGS=-5V失效器件开盖结果如上，左边为P-MOS，右边为A-MOS，
P-MOS的现象是：源极金属大面积熔化，栅条出现烧蚀痕迹，
A-MOS的现象是：源极金属熔化，从源极流向栅条和背面漏极，引发三端短路。
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D-MOS的失效现象有所不同，如上，终端区严重烧蚀，源键合线烧断，金属熔化。
不同于前两种器件，D-MOS的失效首先发生在终端区，而非有源区，
作者对比了三种版图设计，发现在D-MOS的终端设计中，元胞源区和过渡区源极接触区之间的重叠区域非常紧凑（面积远小于前两种器件），
这会阻碍浪涌电流流动，进而导致RSD升高、结温上升。
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失效区域SEM剖面如上，从左到右依次为P-MOS、A-MOS和D-MOS，
P-MOS某些元胞的P阱区形貌出现异变，A-MOS在大浪涌电流引发的极端热电条件下，由于材料热膨胀系数不匹配，产生显著的热应力，最终导致衬底开裂，
而D-MOS的元胞区未观察到异常形貌，失效位于终端区。
小结：
1、实际应用中，VGS=0V时，SiC MOSFET的体二极管往往会提前导通，Vknee明显小于内建电势Vni，
原因是体效应降低了器件阈值电压，使得沟道更容易开启，此时的体二极管电流其实包括两部分，真正的体二极管电流，以及沟道电流。
2、D-MOS的浪涌耐受能力劣于P-MOS和A-MOS，源槽工艺引入的杂质缺陷与终端版图设计是限制D-MOS浪涌可靠性的关键因素，
3、浪涌失效的两大主因：
1）大浪涌电流导致金属熔化，引发栅源短路；2）浪涌电流带来的高热应力诱发剧烈热机械应变，导致衬底开裂。
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