本文报道了在工厂6寸线上成功实现了10kV级SiC MOS器件，此器件的芯片尺寸为10mm*10mm，采用三区结终端扩展（3-JTEs）设计，导通电阻为175mΩ，实际击穿电压约为13kV。器件的Ron,sp为117mΩ·cm2，接近于SiC的理论极限。但是10kV器件的低外延掺杂浓度加剧了Al离子注入的散射，导致了JFET电阻增加，通过在10kV级SiC MOS中使用MeV级JFET离子注入，改善了JFET宽度和导通电阻之间的折中权衡。
背景介绍
目前在大规模量产水平上实现可靠且高性能的10kV级SiC MOS仍然是个挑战。这中的关键就是高BV、低Ron,sp和大有源区面积的组合来满足高电流需求。大芯片尺寸对于SiC MOSFET在电源系统中的应用非常重要，但是这会带来工艺稳定性和控制衬底缺陷等问题。当芯片尺寸增大时，另一个挑战就在于终端设计。终端设计是对于保持高BV和更少的面积占用非常关键。此外，JFET区域的设计是平缓栅氧可靠性、导电性能和器件鲁棒性的核心。在过往的报道表明，减小JFET宽度可以提高短路耐受能力，降低栅漏电容以获得更好的开关效率，并有利于减轻关断状态下的栅氧电场。但是，10kV外延层中典型的低掺杂浓度加剧了Al离子注入的横向和纵向散射，降低了导通特性且使得JFET区域优化设计的复杂化。
在本文中，作者通过量产的6寸的SiC平台上开发10kV级大面积SiC MOSFET来解决这些挑战，实现高击穿电压（13kV）、低导通电阻（175mΩ）和超过50%的良率，这表明了该器件设计接近于量产。该器件采用了3-JTE设计实现了高效终端，有利于控制芯片尺寸，同时提供可靠的高压阻断性能。为了进一步减小导通损耗并保持较窄的JFET宽度，使用MeV级N离子注入来抵消Al注入的散射。这种大面积器件制造、先进终端设计和JFET区域优化设计的集成，这代表了SiC MOSFET在下一代高压电力电子系统商业化重要一步。
结果讨论
下图是10kV级SiC MOSFET的横截面，其中标注了关键结构参数，N型外延层厚度为113um，掺杂浓度为6.5e14/cm3。器件元胞尺寸如下：JFET宽度为0.8um，栅氧厚度为50nm。Pwell注入能量为450keV，结深为2.2um。而采用MeV级JFET注入后，Pwell结深控制在0.78um，实际最小JFET宽度约为0.46um。
器件使用了两种工艺条件，条件A对应于1200V量产产品的标准工艺，条件B则是为10kV器件定制工艺条件。条件A和条件B之间的区别就在于专门为10kV器件设计的离子注入参数。
器件阻断特性
在10kV级器件流片过程中，相较于场环（FLR）设计，3-JTE终端具有更好的一致性和更高的良率。如下图所示，具有FLR终端的器件在接近于VDS=7kV时表现出漏电流的显著增加，而具有3-JTE终端结构的器件在更高偏压下表现出类似的漏电流增加。这之间的差别会因为FLR设计中每个环产生的局部电场峰值增加了潜在的漏电流路径的数量。此外，FLR结构对离子注入的横向和纵向的散射效应非常敏感，需要对环间距、光刻和注入工艺进行非常精确的控制，设计和实际制造之间的任何偏差都会导致阻断特性的IV曲线的不一致。
相比之下，JTE结构采用精确的剂量控制用于电场控制，从而显著减小了散射。如下图所示，通过优化每个区域中的注入剂量，可以实现更均匀的电场分布，从而简化了流片工艺并带来更一致的器件性能。
此外，JTE设计的面积占用更小，使得器件具有更高的接触效率。而对于高压器件，就是确保足够的电流容量需要更大的有源区面积。因此，终端区域所占的面积随着有源区面积的增加而呈比例的增加，这就会使得终端宽度成为影响整个芯片尺寸的关键因素，特别是大面积芯片。3-JTE结构实现了12kV的阻断电压，总宽度仅为350um，而FLR或其它终端结构一般都需要超过600um的宽度。更重要地是，缩短终端宽度也会降低在主结/终端连接处出现材料缺陷的概率，从而提高芯片良率。
器件导通特性
下图展示了在两种工艺条件下的Ron,sp特性。显然，较高的Pwell注入剂量增强了离子注入的散射。此外，横向散射有效减小了JFET宽度，从而减弱了器件的导通能力。对于超高压器件，较高的Pwell注入剂量不仅增加了导通电阻，而且降低了整体电阻分布的均匀性。在实际流片中，因外延的不均匀性、光刻、刻蚀和离子注入引起的工艺变化会进一步拓宽晶圆上的电阻分布。相比之下，在避免Pwell穿通的前提下，降低Pwell注入剂量可以得到更加均匀的器件性能。进一步的工艺结果表明，当更高的注入能量Mev用于JFET区域注入时，器件的导通电阻比在常规注入能量下制造的器件的导通电阻低了约10%。这说明了Al离子注入引起的垂直散射对器件的导电性影响很大。增加JFET注入能量有效减轻了这个现象，并促进了Pwell区域下方的电流扩展层的形成，从而进一步降低了JFET区域电阻。
如下图所示，因本征载流子浓度的增加和费米能级的偏移，阈值电压Vth从25℃时的3.1V降低到150℃时的2.2V。此外，最大载流子迁移率从25℃使得0.15S下降到150℃下的0.11S，这反映了在温度作用下载流子迁移率的退化。在输出特性上，VGS=18V和VDS=6V时的漏极电流IDS从25℃时的33A降低至150℃时的12A，主要原因就是载流子迁移率降低，因为漂移区电阻在超高压SiC MOS占比极大。尽管存在这些温度效应，器件仍可保持正常稳定工作，证明了其适用于高功率、高温应用。
下图展示了10kV SiC MOS中，VGS=14V和VGS=18V时IDS-VDS曲线之间相似性反映了低压器件的差别。在低压MOSFET中，沟道电阻占据器件总电阻很大一部分，这就使得VGS的变化对IDS影响很大。然而，在超高压器件中，漂移区电阻占主导地位，沟道电阻反而仅占总电阻的一小部分。沟道完全打开时，VGS的进一步增加对总电阻的影响不大。这个特性就允许了在高压应用中降低栅极驱动电压，而不会显著影响Ron,sp。降低栅极驱动电压不仅降低了栅极驱动中的功耗，而且通过降低栅氧中的电场应力来帮助提高器件长期可靠性。这就使得了高压SiC MOSFET特别适合在功率要求严格的应用中实现高效可靠的运行。
晶圆的表现
本文采用了MPW方式进行流片，器件设计如下图所示。阻断电压、漏电流和导通电阻在整个晶圆上的分布表明了良率超过了50%。在所测试的29个器件中，其中15个都符合预期。在其它的14个非预期的器件中，6个出现了GS短路问题，这可能是因为工艺和材料缺陷；另外8个器件则是在BV测试中失效。值得注意地是，通过低压测试并在1000V下存活的器件极有可能在后续测试中维持超过10000V的电压。这种改进可以归因于高晶圆质量和高效的终端设计。器件的阻断电压通常在12kV以上而导通电阻的变化主要源于晶圆上掺杂浓度的禅意。因SiC晶圆通常在中心具有较高的掺杂浓度，而边缘掺杂浓度稍低，因此所产生的电阻在中心较低，周边较高。
总结
下图显示了10 kV SiC MOSFET的比导通电阻和击穿电压之间的权衡。在优化参数下使用MeV级离子注入，有效地缓解了先前报道的高JFET电阻问题，同时进一步缩小了JFET区域，从而降低了栅极氧化物电场并提高了器件可靠性。结合高效3-JTE终端设计，器件的最大击穿电压为13 kV，导通电阻为175mΩ，比导通电阻为117mΩ·cm2，接近理论极限值，并且达到了10kV SiC MOSFET的最高额定电流。这些结果强调了优化离子注入条件和集成高效率终端在超高压器件制造中的重要性，以实现高性能，高产量和晶圆级均匀性。
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