理想电容阻抗随频率下降，真实电容有ESR与ESL，阻抗曲线呈V形：谐振点以下容性，以上感性。0805封装100nF陶瓷电容自谐振约16MHz，1μF约5MHz。多级并联展宽频带：小电容（100pF~1nF）管高频、中电容（100nF）管中频、大电容（μF级）管低频，三者并联覆盖宽频。注意：两个容值相差10倍以上的电容并联，在两者自谐振点之间会出现反谐振峰，阻抗不降反升。磁性器件选型：磁珠——看阻抗-频率曲线峰值是否对准目标频段、额定电流下实际阻抗、DCR对电源压降的影响；磁环——套在线缆上构成共模扼流，阻抗约正比于N²（2~4匝较优）；共模电感——对共模电流呈高阻抗、对差模信号几乎透明，是差分接口的标准器件。
图23-1 真实电容的阻抗-频率V形曲线
说明：真实电容的阻抗随频率呈V形变化：低频段容性（Z∝1/f），自谐振点最小（Z=ESR），高频段感性（Z∝f·ESL）。0805封装100nF陶瓷电容自谐振约16MHz，1μF约5MHz。
来源：ROHM TechWeb - Capacitor Frequency
原链接：https://techweb.rohm.com/product/circuit-design/nowisee/7549/
图23-2 多级电容并联的反谐振峰
说明：两个容值相差10倍以上的电容并联时，在两者自谐振点之间会出现反谐振峰，阻抗不降反升。这是因为大电容的高频感性与小电容的低频容性形成LC谐振。解决方案是增加中间值电容或选用低ESL封装。
来源：EE StackExchange - Anti-Resonance
原链接：https://electronics.stackexchange.com/questions/320363/antiresonance-of-multiple-parallel-decoupling-capacitors-use-same-value-or-mult
图23-3 磁珠阻抗-频率曲线与选型
说明：磁珠的阻抗-频率曲线呈单峰特性，峰值频率由磁芯材料和结构决定。选型时需确保峰值对准目标频段，同时考虑额定电流下的实际阻抗（磁芯饱和会使阻抗下降）和DCR对电源压降的影响。
来源：Analog Devices - Ferrite Beads
原链接：https://www.analog.com/en/resources/analog-dialogue/articles/ferrite-beads-demystified.html
图23-4 共模电感对共模/差模的阻抗差异
说明：共模电感对共模电流呈现高阻抗（磁芯磁通叠加），对差模电流几乎透明（磁通抵消）。理想共模电感的差模阻抗仅为绕组电阻和漏感，通常在mΩ量级。绕组对称性是保证差模透明度的关键。
来源：EE StackExchange - Common Mode Choke
原链接：https://electronics.stackexchange.com/questions/170156/how-to-use-common-mode-choke-inductors-differential-vs-common-mode
图23-5 磁环匝数与阻抗的平方关系
说明：磁环的共模阻抗与匝数的平方成正比（Z∝N²）。2匝提供4倍单匝阻抗，3匝提供9倍。但匝数过多会增加分布电容，降低高频性能。实际应用中2~4匝为较优选择，需在阻抗和带宽之间权衡。
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