降低SiC MOSFET的导通电阻是降低功率损耗的关键，也是SiC MOSFET设计的一个关键。本篇报道提出了一种凹陷源极接触工艺（Recessed Source Contact，RSC），该工艺利用凹陷接触结构的侧壁接触来减小接触窗口的宽度，从而增加源极有效接触面积。本文对1700V VDMOSFET，通过RSC结构的辅助来缩小接触宽度，将元胞Pitch从6.2um降低到5.0um，从而将Rsp降低了12.6%。此外，RSC工艺允许连续的Pwell接触，因P+接触埋在N+源极的下层，P+的结深和宽度则不受N+源极层的限制。
简介
SiC MOSFET是一种在大功率环境下具有良好应用前景的开关器件，降低器件的Rsp是器件设计的重要因素。Ron的组成包括了源极接触电阻Rsc、源极电阻RN+、沟道电阻Rch、积累区电阻，JFET区域电阻RJFET、漂移区电阻Rdrift、衬底电阻Rsub、漏极接触电阻RDC。其中，漂移区电阻Rdrift与元胞Pitch无关，其性能受到器件耐压等级限制，无法通过有效手段进行显著降低，除非采取超结技术。Rsub和RDC也都基本无关于元胞设计。除此之外，其它的电阻组成都受到元胞设计的影响。
为了提高器件的Rsp，过往的报道提出了包括元胞优化和掺杂优化等等各种技术手段。额定电压低于1700V的VDMOS器件的Ron主要由Rch、RJFET和Rdrift组成。通过缩小元胞Pitch可以有效降低Rch、RJFET，但是改变栅极区域（沟道长度和JFET宽度）通常会带来设计上的复杂程度，并趋近于其极限尺寸。目前商业化的器件采用自对准技术，沟道长度已接近于0.5um的极限尺寸，JFET宽度已经降低到1um，在这样的基础上，元胞Pitch进一步减小的空间非常有限。另一种缩小元胞Pitch的手段是减小Poly条的间距，但是这又会带来接触面积过小，使得RSC增加。
本文就提出了一种凹陷源极接触技术（RSC），在不牺牲其它组成电阻的影响下，通过降低元胞Pitch来降低器件Ron。
实验部分
下图展示了所提出的工艺流程和RSC技术的横截面示意图。在打开接触孔区域之后，沉积一层Si3N4的Spacer膜，随后进行浅SiC刻蚀和Spacer去除。Spacer的厚度决定了N+源极上表面的接触长度L MS。当浅沟槽的深度超过了N+源极的深度X jS时，N+沟槽侧壁上的接触长度L MW变得等于X jS，所以源极金属和N+源极之间的总接触长度变为2×（LMS+XjS）。假如XjS为0.3um，则LCT和元胞Pitch可以减小0.6um。使用RSC结构，可以将器件用于与Pwell接触的P+区域完全嵌入N+源极下方，不会额外占据芯片面积。在浅沟槽刻蚀后，P+区域完全暴露并可与源极金属直接接触。因金属与P+接触位于N+源极区域下方，因此P+区域的深度和宽度则不会受到N+源极区域的限制。而且，P+接触窗口的条形结构会使得金属/P+的实际接触面积更大。尽管过往有一些报道提出了类似的设想，但是其制作过程和目的和本文有着明显不同。
流片过程
本文采用条形元胞制作了具有RSC结构的1700V VDMOSFET器件。下图展示了器件元胞结构和关键参数。衬底是4°（0001）n型4H-SiC衬底，包含了15um厚的外延层，其掺杂浓度为5.3e15。0.5um长的沟道通过Spacer自对准工艺形成，栅氧厚度为50nm，后续沉积了400nm厚的Poly-Si作为栅极。在ILD沉积后，通过光刻、干法刻蚀来确定源极接触，然后采用所提出的RSC工艺。在这项工作中，LCT为1.2um，Lspacer为0.3um。随后打开栅极接触孔，沉积Ti/TiN/Al形成栅极和栅极pad。最后晶圆减薄后背面金属化。
结果与讨论
下表给出了不同元胞尺寸和其关键组成部分尺寸。对于L5.0_J2.1的元胞，仿真确定其Rsp为3.62，其每个电阻分量也如下图所示。因为Rsc只占Ron的6.7%，因此降低器件的Ron关键不仅在于通过RSC结构来降低Rsc的数值，还有在不增加Rssc的情况下缩小元胞Pitch。
下图是对具有RSC结构的器件的透射电子显微镜图像。图中，N+源极具有箱式轮廓，深度为0.3um，而凹进去接触的深度为0.4um。镍硅化物作为源极接触金属，通过EDX图谱证实RSC工艺的成功。尽管实际的接触结构并没有像示意图中那么理想，但是这样的结构实际接触面积明显大于平面接触的面积。这样的结构金属既接触了N+又接触了Pwell。
下图给出了器件L5.0_J2.1器件的输出特性曲线和其与其它设计的器件Rsp对比。将L5.4J2.1与L5.4J1.6进行对比或者L5.0J2.1与L5.0J1.6进行比较，可以发现，当WJFET尺寸由2.1降低到1.6时，因RJFET的增加导致Rsp的增大。另一方面，通过将LCT从2.2降低到1.0，同时保持JFET为2.1时，元胞Pitch从6.2减小到5.0，Rsp下降了12.6%。
对于典型的非凹陷源极结构non-RSC，N+源极被P+接触终端，当通过减小Poly-Si之间的间距来减小元胞Pitch时，P+接触区的金属/N+接触长度会变得非常小，导致更高的Rsc和更高的Pwell的接触电阻。
下图比较了VGS=+20V时，non-RSC结构的输出特性曲线，其芯片布局与RSC器件完全相同。无论是WJFET是2.1还是1.6，Rsp都会随Pitch从5.4um减小到5.0um而则增加，这就是因为Rsc增加。这个结果证实了RSC技术的优势。
由于RSC结构的器件的P+埋置在N+源极区域下方，P+深度和宽度不受N+源极区域限制，而且长条形的P+接触窗口会带来更大的金属/P+接触面积。这样的设计带来的连续P+接触电阻明显低于具有交替N+/P+接触的电阻。随着整个Pwell的电阻减小，其体二极管导通、大电流等都有具有优势。
总结
为了在不增加JFET电阻的情况下减小元胞Pitch，提出了一种RSC技术。在保持几乎相同的接触面积的情况下，接触窗口的宽度可以减少两倍于源极结深度。在1.7 kV VDMOSFET演示中，通过在RSC结构的帮助下缩小接触宽度，将元胞Pitch从6.2 μm减小到5.0 μm，RSC结构的优点在较低额定电压的器件中更为明显，并可应用于其它功率器件以降低Rsp。
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