摘要：
碳化硅（SiC）超结金属氧化物半导体场效应晶体管（Metal-Oxide-SemiconductorField-EffectTransistor，MOSFET）凭借其卓越的电气性能，已成为下一代功率电子器件的研究热点。本文对SiC超结MOSFET的最新研究进展进行了全面而系统地综述，首先概述了SiC材料的特性优势以及当前SiCMOSFET的发展概况，介绍了超结结构的基本原理及其在突破传统导通电阻与击穿电压之间折中关系方面的作用。随后，详细阐述了SiC超结器件的关键制备工艺，包括多步外延与离子注入、深槽刻蚀与外延回填以及沟槽刻蚀与侧壁注入等技术。进一步，系统评述了针对静态与动态性能优化、可靠性提升以及异质结新结构等方向的新型器件结构。此外，也对SiC超结器件的耐压终端技术进行了探讨。最后，总结并展望了SiC超结MOSFET的性能优势与发展前景。
引言
在当今追求高功率密度与高能效转换的电力电子系统中，宽禁带半导体材料碳化硅（SiC）凭借其卓越的物理特性，已成为继硅（Si）之后的研究重心。SiC具有更高的临界击穿电场、高热导率以及饱和电子漂移速度，这使得基于SiC的功率器件能够在更高电压、更高频率以及更严苛的温度环境下稳定运行。与传统的硅基器件相比，SiC功率金属氧化物半导体场效应晶体管（Metal-OxideSemiconductorField-EffectTransistor，MOSFET）不仅保留了栅极易驱动的优点，更在降低通态损耗和开关损耗方面展现出显著优势，广泛应用于电动汽车牵引逆变器、光伏、储能及充电基础设施等关键领域。
然而，随着器件设计的不断演进，传统的平面栅和沟槽栅SiCMOSFET正逐渐接近其材料的理论极限。比导通电阻（SpecificOn-Resistance，Ron，sp）与击穿电压（BreakdownVoltage，BV）之间的折中关系限制了器件性能的进一步跨越。为了突破这一瓶颈，由电子科技大学陈星弼院士提出的超结（Superjunction，SJ）理论被引入到SiC器件设计中，这被视为高压功率器件领域的新的“里程碑”。SiC超结结构通过在漂移区引入等量异型电荷，在大幅提升漂移区掺杂浓度的同时，实现了漂移区电场的均匀分布，使得器件在保持高耐压的同时其比导通电阻大幅下降。
近年来，SiC超结MOSFET在制造工艺及新型结构设计上取得了突破性进展。本文旨在对SiC超结MOSFET的研究现状进行全面综述。首先，文章将梳理传统SiCMOSFET的结构演进及其面临的挑战；随后，系统介绍超结器件的基本工作原理与关键制备技术，包括多步外延、沟槽回填等工艺；进一步探讨旨在优化静态、动态性能及可靠性的新型器件结构与耐压终端技术。最后，本文将总结SiC超结MOSFET的性能优势，并对其未来的商业化应用前景进行展望。
1、SiC功率MOSFET的发展现状
SiCMOSFET与硅基绝缘栅双极晶体管（Insulate-GateBipolarTransistor，IGBT）相比，同样易于驱动，但其开关频率、导通损耗和开关损耗等方面具有明显优势，使得SiC功率MOSFET近年来获得巨大的市场需求。在电动汽车、充电桩和新能源等领域的带动下，SiC功率MOSFET获得快速发展。目前平面栅型和沟槽栅型SiC功率MOSFET均获得了大规模的量产和应用。
当前，国内平面栅SiC功率MOSFET元胞尺寸最小已经做到3~4μm，1200V耐压等级下比导通电阻（SpecificOn-Resistance，Ron，sp）可小于2.3mΩ·cm2，仅靠不断缩小元胞尺寸很难进一步降低比导通电阻和提升器件性能，众多厂家已经开启沟槽栅SiCMOSFET的研发，但目前仍未大规模量产。国际上，以英飞凌（Infineon）和罗姆（Rohm）、博世（Bosch）等公司为代表的SiC功率器件巨头，在沟槽栅SiCMOSFET的开发上处于领先地位，并获得了大规模的商业化应用。图1（a）~（d）分别给出传统的平面栅SiCMOSFET、英飞凌非对称SiC沟槽MOSFET、罗姆公司双沟槽SiCMOSFET和博世公司沟槽SiCMOSFET器件的结构图。
近年来，随着SiC材料、器件和工艺技术的不断发展，SiC超结MOSFET已成为学术界和产业界研究的热点。2025年5月，在德国纽伦堡举行的全球电力电子及其应用领域最具影响力的展览会和会议之一的PCIMEurope（PowerConversionandIntelligentMotionEurope）国际会议上，英飞凌公司正式发布了全球首款沟槽栅碳化硅超结（TrenchbasedSiCSuperjunction，TSJ）技术，首款产品将针对车规级1200V的应用，Ron，sp将获得40%的改善，预计2026年实现工程样品及客户应用实验，2027年实现批量化生产［6，7］。当前，国内的SiC器件制造商、科研院所等也在积极布局和研发SiC超结器件，以推动其尽快市场化应用。
2、超结器件结构及原理
比导通电阻与击穿电压之间的矛盾关系一直是限制着单极型功率器件发展的重要瓶颈，低Ron，sp要求漂移区薄且掺杂浓度高，而高击穿电压（耐压）则要求漂移区厚且掺杂浓度低，对于硅基器件Ron，sp与BV的关系大致满足［8］：
尽管超结结构的基本原理在不同半导体材料中具有共通性，但由于4H-SiC材料表现出显著的各向异性，如图3所示，且超结器件内部存在二维电场分布，碳化硅超结结构的理论模型与硅基超结存在一定差异。
3、SiC超结器件的工艺发展
SiC超结器件结构的发展是伴随着制造工艺的进步，SiC由于其材料性质的差异，碳原子和硅原子间具有很强的化学键，在典型工艺条件下杂质扩散系数远低于硅材料，难以通过扩散形成连续的N/P柱。同时由于SiC六方对称晶体内部两类原子电负性差异形成的电偶极层会导致沟槽侧壁与底部产生不同的晶面与复杂的悬挂键，导致难以形成均匀外延结构［14］，超结结构的制造相比硅更有挑战性。目前已发展出与Si超结器件类似的多外延生长、沟槽刻蚀与外延回填及深沟槽刻蚀与侧壁注入3种制造工艺。
3.1、多步外延生长及离子注入技术
多步外延生长技术是目前制备SiC超结最直接的方法，如图4所示，其基本工艺流程是在n+4H-SiC衬底上生长N型外延层，通过掩膜进行高能P型离子注入，然后重复“外延-注入”循环直至达到所需厚度，最后进行高温退火以激活杂质形成P柱并修复晶格损伤。2014年，日本产业技术综合研究所（AIST）的研究团队通过2次外延和高能铝离子注入技术首次制造出了耐压1545V的SiC超结耐压层结构［15］，验证了SiC超结器件的可行性，如图5所示。该器件的超结漂移区为5.5μm深的P/N柱，两次高能注入的能量分别为7MeV和5.5MeV。这种超高能的离子注入对离子注入机有着极高的要求，国内的SiC晶圆厂几乎没有这种超高能的离子注入设备。同时高能离子注入也会对SiC材料带来一定程度的晶格损伤。
该方法最大的优势在于设计自由度高，能够控制每一层N柱和P柱的掺杂浓度。但SiC材料中杂质扩散系数较低，而随着SiC器件耐压等级的提高，所需漂移区厚度增加，导致外延和注入次数须显著增加。2018年，日本AIST的研究团队在其2016年首次制造出V形沟槽栅SiC超结MOSFET（采用9MeV高能离子注入实现3μm深的超结漂移区）［16］的基础上，通过6次外延制造出一种1170V/0.63mΩ·cm2的V形沟槽栅MOSFET［17］，其结构如图6所示，大幅改善了Ron，sp与BV之间的折中关系。同年，该团队通过7次外延生长制造出1.2kV级的SiC超结沟槽栅MOSFET［18］，并首次对这种工艺制造的SiC超结MOSFET的动态特性进行了测试，该器件在600V测试条件下实现了7.2µs的短路耐受时间，与非超结器件的7.6µs相当，且在使用肖特基势垒二极管（SchottkyBarrierDiode，SBD）续流时开关损耗未受较大漏源电容影响而出现退化，验证了其动态鲁棒性，首次确认了其作为产品级器件的潜力。随着器件耐压等级的提升，外延次数也显著提升，2021年，日本AIST的研究团队通过高达16次和28次外延生长制造了3.3kV耐压等级的半超结和全超结SiCMOSFET［19］，如图7所示，其P/N柱的形貌良好。该3.3kV的全超结MOSFET在室温下实现了3.3mΩ·cm2的超低比导通电阻，仅为传统非超结器件的1/3，在175°C高温下仍保持在6.2mΩ·cm2，且在半桥同步整流应用中显示出显著更低的总功率损耗。
然而，多次外延生长不仅极大地提高了工艺成本，还带来了层间对准的难题。为了减小外延次数，最直接的方法是增大离子注入能量。2019年，美国通用电气（GE）的研究团队通过三次外延加高能离子注入形成30μm厚的N型外延层，制备了3kVSiC超结JBS二极管，并分别在2023年通过两次外延加高能离子注入形成24μm深的P/N柱，2025年通过三次外延加高达20MeV的高能离子注入形成36μm深的P/N柱，制备了3.5kV耐压的SiC超结二极管和5kV的超结MOSFET。除了直接增大注入能量，2019年德国MI2-FACTORY提出了一种能量过滤技术，一次注入的高能离子穿过不同厚度的硅膜后打入N型外延层中实现了不同深度的注入。但以上减少外延生长次数的方法都面临着超高能注入带来的设备限制和晶格损伤和缺陷。此外，2021年美国弗吉尼亚理工大学的J.Knoll等人提出在漂移层中采用P型埋层掺杂区实现电荷平衡层（CBlayer）。同时，为避免漂移层内部出现浮空的CBlayer，在整个有源区中使用了间歇性通过高能离子注入形成垂直的P-Bus柱，以在导通期间为空穴提供导电路径，如图8（a）（b）所示。这种方法一定程度上简化了制造工艺，并能实现更厚的漂移层，进而实现更高的击穿电压。2026年，西安电子科技大学的研究团队提出了一种“多外延-沟道注入”的方法来解决高能注入带来的晶格损伤及所需的极高退火温度导致晶圆破裂风险的问题。如图9所示，一次沟道注入可达到约2.5μm的结深。通过沟道注入，能在引入较少晶格损伤的同时获得更深的结深，且激活退火温度只需维持在1700°C，基于该工艺成功制备的2次和3次外延SiC超结二极管，分别实现了800V/0.66mΩ·cm2和1200V/0.85mΩ·cm2的优异性能，验证了方法的巨大潜力。
值得注意的是，在P型外延层中注入N型离子所需的注入能量远小于N型外延层中注入P型离子，但此技术路线目前远未成熟［26］。因此，通过多外延生长及离子注入工艺制备SiC超结器件仍有巨大的探索空间。
3.2、沟槽刻蚀-外延回填技术
沟槽刻蚀-外延回填技术被认为是未来实现高深宽比的超高压超结器件极具量产前景的技术。如图10所示，其工艺流程包括在N型外延层上刻蚀深沟槽，随后利用外延生长P型SiC将沟槽填平从而形成N/P柱结构，这种工艺较多外延生长技术更容易达到较深的N/P柱。
沟槽刻蚀-外延回填工艺，首先面临着沟槽中生长的P型SiC掺杂浓度不均匀的问题，主要是侧壁掺杂浓度明显较低［27］。日本AIST的研究表明沟槽侧壁处较低的掺杂浓度似乎源于底部拐角处的微沟槽［28］，而这种微沟槽是沟槽边缘比沟槽中心刻蚀得更快时形成的［29］。此外，微沟槽还会导致电场集中而引发提前击穿。同时，由于SiC六方对称晶体内部两类原子电负性差异形成的电偶极层会导致沟槽侧壁与底部生长出不同晶面的外延层，而不同晶面生长的外延层缺陷类型、表面粗糙度等完全不同［26］，导致外延回填难以生长出无缺陷的单晶SiC。沟槽刻蚀-外延回填工艺的另一大挑战是外延回填时易形成内部空洞，这往往是由于台面顶部的外延层过度生长，会先于沟槽内部闭合。2015年，日本AIST的研究团队在外延层生长过程中引入了HCl气体［30］，如图11所示，HCl对台面外延层的腐蚀作用显著强于沟槽内部，从而抑制了空洞的产生。2016年，该团队通过增大生长气压［31］，如图12所示，抑制了台面相比沟槽内部生长速率的增长，也抑制了空洞的产生。
目前，沟槽刻蚀-外延回填工艺已经成为另一种被广泛使用的SiC超结制造技术，2022年，日本AIST通过沟槽刻蚀-外延回填工艺制备了1.2kV级的半超结MOSFET［32］，并与通过多外延生长工艺制备的器件进行了比较，前者在更低的工艺成本下，达到了与后者相当的Ron，sp，室温下约2.8mΩ·cm2。2026年，浙江大学的研究团队通过此工艺制造了5kV级的SiC超结肖特基二极管［33］，形成了长度超过40μm，深宽比超过12的超结柱，制备的器件的击穿电压达到了7kV，比导通电阻为6.8mΩ·cm2，展现出了优越的性能。然而，前文提到的问题仍是不可忽视的挑战，是SiC超结MOSFET发展中亟待解决的问题。
3.3、沟槽刻蚀-侧壁注入技术
沟槽刻蚀-侧壁注入技术在2016年由浙江大学的研究团队提出［34］，制造出了1.35kV耐压的SiC超结SBD。如图13所示，该工艺通过刻蚀带有倾角的深沟槽，利用倾斜离子注入在沟槽侧壁形成P型层，最后用介质回填沟槽。在随后的几年里，该团队持续进行该工艺制备SiC超结器件的研究，并分别在2020年和2021年制备了1000V的SiC超结结型场效应晶体管（JunctionField-EffectTransistor，JFET）［35］和1.92kV的SiC超结SBD［36］。然而，随着沟槽深宽比的增加，沟槽侧壁难以获得均匀的注入，限制了该技术在超高压器件中的应用，且目前并没有使用该工艺制造SiC超结MOSFET的成果。
综上所述，SiC超结器件在突破硅材料极限方面具有巨大潜力，但其结构的实现仍受限于SiC材料特殊的物理化学性质及制造工艺的复杂性。目前，多步外延生长技术已验证了器件的可行性，但仍面临着多步外延的成本与对准问题以及超高能离子注入带来的设备限制与晶格损伤挑战；沟槽刻蚀-外延回填技术被认为更具量产前景［26］，特别是在实现高压深沟槽结构方面优势明显，然而其侧壁掺杂不均匀、微沟槽效应以及不同晶面生长差异等问题仍有待解决；而沟槽刻蚀-侧壁注入技术目前也仍在不断探索中。未来SiC超结器件的进一步发展，将取决于如何优化这些关键工艺以在保证器件性能的同时降低制造成本。
4、SiC超结器件的新结构
4.1静态特性优化的SiC超结结构
为突破传统SiC功率器件在击穿电压BV与Ron，sp之间的理论折中极限，研究人员从器件物理与结构工程层面出发，发展了一系列创新的电场调制与电荷平衡技术。这些技术应用于纵向器件以优化纵向耐压，以满足高压电力电子系统对器件性能的苛刻要求。本节将系统综述通过结构调制实现静态性能优化的主要技术路径。
此举带来了多重优势。首先，根据高斯定理，Hk介质能显著降低Hk介质/SiC界面处的电场，从而保护栅氧。其次，延伸至漂移区的Hk深沟槽能吸引并重新分布电场线，有效缓解栅角处的电场拥挤，其峰值电场较传统SiC超结沟槽MOS降低了66.1%。更重要的是，Hk介质对漂移区产生了辅助耗尽效应，使得在维持全耗尽的前提下，漂移区掺杂浓度得以大幅提高。仿真优化结果显示，与参考的传统超结器件相比，新结构在BV略微提升2.4%至2182V的同时，Ron，sp降低了59.2%，达到0.86mΩ·cm2，最终品质因数（FOM）提升了156.5%。这项研究展示了将高k材料与三维器件结构协同设计，可近乎同时优化BV与Ron，sp，性能接近并突破SiC材料理论极限。
超结结构本身的电荷平衡亦可进一步优化。2015年，Z.Lin等人创新性地提出了一种具有垂直变掺杂（VariationVerticalDopingProfile，VVD-SJ）的改进超结结构，如图17（a）所示［42］。该结构在N柱与P柱中沿垂直方向采用非均匀掺杂，使电场分布更均匀，从而在相同耐压条件下降低比导通电阻。2019年印度P.Vudumula等人将这一思想应用于SiC超结MOSFET中，仿真研究了垂直变掺杂轮廓的超结结构（SJVVD）［43］。如图17（b）所示，其N柱掺杂浓度从顶部向底部递增，P柱则相反。这种设计可将电场峰值从柱角转移至漂移区中心，实现更均匀的电场分布。模拟结果表明，在1200V级应用中，该结构相较于均匀掺杂的SJ结构，击穿电压与比导通电阻均改善约10%，Baliga优值提升30%，同时因米勒电容与栅电荷的降低，动态特性也得到改善。这说明在超结内部进行精细的掺杂工程是提升其综合性能的有效途径。
4.2、动态性能优化
SiC超结MOSFET虽然打破了静态电阻的极限，但其巨大的P/N柱交界表面积引入了显著的寄生电容和体二极管反向恢复电荷。针对这些问题，相关研究主要从优化开关速度和优化反向恢复特性两个维度展开。
4.2.1、开关特性优化
MOSFET器件内部寄生电容主要有栅漏电容（CGD）、栅源电容（CGS）与漏源电容（CDS）。超结MOSFET内部N柱与P柱的相互耗尽使得其CGD较小，其CGS与常规MOSFET的CGS的组成无较大差别，然而N柱与P柱之间巨大的结面积使得超结MOSFET的CDS相比常规MOSFET显著增大，带来了器件关断时间的延迟［44］。
2018年，日本AIST的研究团队首次对1.2kV级SiCSJMOSFET的动态特性进行了实验测试［18］，发现尽管超结器件的CDS远大于非超结器件，但与肖特基势垒二极管配合使用时，超结器件的开通和关断波形与非超结器件几乎没有区别，开关损耗也没有增加。这表明在SiC超结MOSFET中，较大的CDS并不主导开关损耗，通过实验有力地证明了SiC超结MOSFET的潜力。
2022年，X.Luo等人提出了集成了侧壁肖特基势垒二极管（SBD）的半超结分裂栅MOSFET（如图18所示），并进行了仿真［45］。该结构在1600V耐压下获得了1.54mΩ·cm2的比导通电阻。器件中的分裂栅结构将栅极下方的部分多晶硅接地，这部分变成了屏蔽层。它有效地截断了栅极与漏极之间的耦合电容，CGD仅为45.6pF/cm2，相比于集成SBD但无分裂栅的结构降低了38%，QGD降至166.6nC/cm2，仿真结果显示其开关损耗比传统沟槽栅MOSFET降低了70%。但该器件结构非常复杂，实际工艺难以实现。
针对10kV级超高压应用，2025年L.Geng等人提出了一种带分裂虚栅的超结MOSFET［46］，并进了仿真分析，器件结构如图19所示，通过接地的虚栅对有源栅极进行屏蔽，这一结构将反向传输电容（Crss）降低了两个数量级，在5kV时仅为0.2pF/cm2，极小的Crss几乎消除了米勒平台，大幅提升了开关速度且开关损耗降低了约94%，动态品质因数（Ron，sp×QGD）相比传统SiCSJ-MOSFET降低了98%。
4.2.2、反向恢复特性优化
SiCMOSFET体二极管的双极型退化是主要可靠性痛点，且其反向恢复电流会导致较大的开通损耗。主流方案是通过集成单极型二极管来抑制体二极管的开启。通常，通过集成SBD来实现单极导通，如上文提到的集成了侧壁肖特基势垒二极管（SBD）的半超结分裂栅MOSFET［45（］如图18）显著降低了反向恢复电荷。本文团队提出的Hk-SJSBDMOSFET［39］（如图14）的反向恢复时间（16ns）与电荷（18nC）较传统器件降低超74%与94%。其反向恢复特性及Qrr对比如图20所示。此外，利用MOS沟道形成二极管连接或异质结形成的单极二极管也被广泛研究，以在改善动态性能的同时，兼顾栅氧可靠性或短路鲁棒性。
本文团队提出了一种集成多晶硅/4H-SiC异质结二极管（HeterojunctionDiode，HJD）的SiC超结沟槽MOSFET（SJ-HJDMOSFET）［47］，并进行了仿真研究。其结构如图21（a）所示，该结构在深沟槽周围通过离子注入形成P型层，深槽中填充了SiO2，P型层与N型漂移区构成超结，显著提升了器件性能。尤为关键的是，在深沟槽顶部制备了与源极相连的N+多晶硅，与N型SiC形成异质结二极管，作为高效的反向续流路径。通过合理的参数设计，N+多晶硅中的电场也很低，低于多晶硅的临界击穿电场，使得击穿不会发生于异质结界面处。
该异质结二极管具有约0.75V的低开启电压，可有效旁路体内PN结，从而大幅优化了反向恢复特性。仿真结果表明，与传统沟槽MOSFET相比，该器件的反向恢复时间（trr）从23ns降低至11ns，降幅达52.2%；反向恢复电荷（Qrr）从232.2nC显著减少至40.1nC，降幅高达82.7%。此外，器件的Ron，sp从2.06mΩ·cm2降低至0.58mΩ·cm2，击穿电压（BV）从1300V提升至1450V，栅漏电荷（Qgd）也降低了43.1%，整体开关性能得到显著提升。
2025年，C.Ding等人提出在SiC超结MOSFET中集成高kMOS沟道二极管（MOSChannelDiode，MCD）［48］。其结构如图22（a）所示，在沟槽栅旁边集成一个由源极控制的虚栅。这个结构在反向偏置时，会在表面感应出电子沟道，实现单极性反向导通，从而旁路掉体二极管。为解决集成MCD时薄栅氧带来的可靠性问题，在MCD的栅介质中使用了高介电常数材料HfO2，相比传统SiO2为栅氧化层的MCD需要将厚度减至8nm以下才能获得相当的第三象限性能，40nm厚的HfO2介质在实现低正向压降（约2.0V）的同时，其介质层拐角处最大电场远低于安全限值，可靠性更优。该结构使反向恢复电荷和开关损耗分别比传统超结MOSFET降低了42%和62%。
同年，J.Zhang等人设计了一种在栅沟槽下方集成P型多晶硅异质结二极管（HeterojunctionDiode，HJD）的超结沟槽MOSFET［49］，其结构如图23（a）所示。该HJD抑制了少子空穴从P柱注入到漂移区，提供了低势垒的反向导通路径，使正向压降降低50%，反向恢复电荷降低为1.7µC/cm2，峰值反向恢复电流从186A/cm2降至110A/cm2。其引入还显著减少了栅漏重叠面积，使Qgd降低了96%，开关损耗降低了91.2%。此外，多晶硅及与之相连的P+屏蔽层增强了沟道下方的JFET效应，使饱和电流降低了71.7%，从而将短路耐受时间从0.20μs大幅提升至4.47μs，极大地增强了短路鲁棒性。
4.3、可靠性加固
SiC功率MOSFET在新能源、航空航天等关键领域应用时，常面临短路、浪涌及空间辐射等极端工况的严峻考验。器件的可靠性，特别是短路耐受时间（Short-CircuitWithstandTime，SCWT）与抗单粒子烧毁（Single-EventBurnout，SEB）能力，成为衡量其鲁棒性的核心指标。近年来的研究表明，通过巧妙的器件结构工程，特别是集成二极管与电场调制技术，可以在不牺牲静态与动态性能的前提下，显著增强器件在极端条件下的生存能力。本节将系统阐述提升SiC超结MOSFET短路能力与SEB防护的关键技术与物理机理。
4.3.1、短路耐受能力提升
功率器件的短路失效通常源于极高电流密度引发的局部过热，当温度超过金属接触层（如Al）熔点或SiC材料热失控临界点时，将导致永久性损伤。因此，降低饱和电流密度、优化热生成位置及加速热量耗散是提升短路能力的关键。
降低短路时的峰值电流是提升器件短路耐受能力的关键。Q.He等人于2019年提出了一种新型SiC超级结沟槽MOSFET，其核心创新是引入了三级缓冲结构（TLB）［50］。如图24（a）所示，该结构由P-body、接地的P+埋层以及围绕深沟槽氧化层的P-区域纵向堆叠构成。这一设计的核心在于，在导通状态下，TLB形成的耗尽区会自然收窄JFET区的导电通道，使器件具有优异且更低的饱和电流特性。这种固有的电流自限制能力，使得在短路事件发生时，峰值电流能被有效抑制。仿真结果表明，与常规沟槽MOSFET相比，该超级结沟槽MOSFET的饱和电流降低了超过50%，从而使其短路耐受时间（tsc）从不足5µs显著延长至11µs。这为通过器件结构设计从根本上优化饱和特性、提升短路鲁棒性提供了经典范例。
短路过程中的热量分布对失效点有决定性影响。M.Okada等人通过实验与电热仿真对比了SiC超结MOSFET与常规MOSFET的短路行为［51］，如图25所示。超结结构因其P/N柱的电荷补偿效应，改变了电场的纵向分布。如图26所示，在短路时，最高温度点（“热点”）位于器件深处的P柱底部，远离了散热较差且易熔化的源极表面金属/Al接触界面。而常规MOSFET的热点则集中于近表面的JFET区。这种“热点转移”机制使得SJ结构即使在高掺杂漂移区实现低Ron，sp的同时，依然能表现出更优的短路鲁棒性，尤其在高温（175℃）下优势更为明显。
除了优化本体结构，集成单极型二极管也被发现能增强短路能力。W.Cao等人在2024年的模拟研究中指出在SiCSJMOSFET中集成肖特基势垒二极管作为续流路径［52］，不仅改善了反向恢复特性，在短路发生时，集成SBD能够分流部分电流，并通过其肖特基结的电场调制作用，辅助抑制主MOS沟道电流的急剧上升，从而延缓了温度的爬升速度，显著提升了器件的短路耐受时间。这揭示了多功能集成设计在提升系统级可靠性方面的潜力。
4.3.2、单粒子烧毁防护
单粒子烧毁是高能重离子穿透功率器件时引发的灾难性失效，是空间及高空电子设备面临的主要威胁。SEB的触发与器件内部电场峰值、载流子倍增及随之而来的热失控密切相关。因此，通过结构设计调制电场分布、降低峰值电场是辐射硬化的核心。
在漂移区与衬底之间引入缓冲层是有效的SEB加固方法。2021年，C.Yu等人于仿真系统研究了单缓冲层对1.2kVSiCSJVDMOS抗SEB能力的影响［53］，如图27所示。研究表明，优化设计的单缓冲层在重离子轰击后，能够有效抑制器件底部（N-漂移区/N+衬底结或N-缓冲/N+衬底结）的峰值电场，并对电场分布进行优化。这种电场调制机制有效抑制了碰撞电离的雪崩倍增和局部的能量集中；同时，通过优化缓冲层厚度，有效控制了金属/SiC界面的空穴电流密度，从而将器件的严重退化阈值电压从500V提升至800V，增幅达60%。
另一种思路是通过在超结内部引入非均匀的掺杂轮廓来主动调制电场。H.Huang等人在2021年根据Z.Lin等人的垂直变掺杂思想［42］研究了一种具有阶梯掺杂轮廓的SJ-MOD-VDMOS结构［54］。如图28（a）所示，其N柱/P柱采用电荷不平衡的纵向变掺杂，在漂移区底部形成N−/N+台阶。仿真结果表明，该结构在关态下能获得更均匀的电场分布和更高的击穿电压。更重要的是，在SEB仿真中，N−/N+同质结像一个内建缓冲层，能有效吸收和分散重离子轨迹末端的能量沉积，降低漂移区/衬底结处的电场峰值和载流子生成率。因此，相较于常规SJ-VDMOS，仿真结果表明SJ-MODVDMOS的SEB烧毁阈值电压从650V提高至800V，展现了辐射加固特性，如图28（b）所示。
4.4、基于异质结与新材料的超结新结构
为突破传统SiC同质结超结在制备工艺与性能上的局限，本文作者团队在国际上首次提出引入新型宽禁带半导体材料P型氧化镍（P-NiO），构建异质结超结（HeterotypeSuperjunction，HSJ）结构［55］，如图29（a）所示。此类设计不仅延续了超结在电荷平衡与电场调制方面的核心优势，同时为SiC超结器件的发展提供了一种可能的新技术路线。
该SiC异质超结MOSFET（SiCHSJMOSFET），摒弃了传统SiCP柱，创新性地采用PNiO柱与N型SiC漂移区构成异质结超结。NiO作为一种宽禁带（3.8eV）氧化物半导体，不仅与SiC具有良好的晶格匹配与界面特性，还可通过溶液法、溅射、脉冲激光沉积等多种低温工艺制备，大幅降低了传统SiCP型区域高能离子注入或外延回填的工艺难度与成本。在器件设计中，NiO柱顶部填充金属形成集成肖特基势垒二极管（SBD），巧妙实现了单极反向续流功能，从结构上避免了双极导通的少子存储效应。
异质结电荷平衡机制使得N型SiC漂移区的掺杂浓度可提升近一个数量级，从而在更薄的漂移区（8µm）下实现更高的击穿电压。仿真结果表明，其击穿电压（BV）达到约1600V，较传统双沟槽SiCMOSFET（漂移区11µm）提升14%；同时，Ron，sp降低65%以上，显著优化了BV与Ron，sp之间的折中关系。图29（a）所提出的SiCHSJ-MOSFET结构示意图与图29（b）击穿时的电场分布图，直观展示了其电场分布更均匀的特点，印证了其在结构设计上的先进性。
集成于NiO柱顶端的肖特基二极管提供了高效的单极反向导通路径，彻底规避了体二极管导通的少数载流子存储效应。仿真显示，该结构的反向恢复时间（trr）和反向恢复电荷（Qrr）分别大幅降低73%和97%，极大降低了开关损耗与电磁干扰，适用于高频、高效率应用场景。
异质结界面本身具备较高的势垒，能有效抑制反向偏置下空穴从p-NiO向n-SiC的注入，从而减轻双极退化风险。同时，集成SBD的引入可分流短路电流，配合优化后的电场分布，有望提升器件的短路耐受能力。同时该结构可采用现有成熟的NiO薄膜制备技术与SiC工艺相结合，避免多次外延或深槽回填等复杂工序，具备较好的工艺兼容性与量产潜力。
除了引入P-NiO材料外，N型SiC与P型金刚石（Diamond）结合的超结也被提出。2025年，B.Yi等人提出了一种新型的4H-SiC/金刚石超结MOSFET［56］，其利用N型SiC-Al2O3-P型金刚石构成超结耐压层，并在漂移区集成了自驱动电子积累层（SD-EAL），该结构被称为SD-EALMOSFET。如图30（a）所示，该器件在传统超结的n柱与p柱之间插入Al2O3层，形成绝缘柱超结（IP-SJ），同时Al2O3层可作为金刚石异质外延生长的种子层。器件中创新性地集成了由JFET区、多晶硅PN二极管和MIS电容器构成的自偏置低压电源，能够在导通状态下自动为p柱提供电位，从而在整个漂移区界面诱导出高浓度的电子积累层，大幅降低比导通电阻。
仿真结果表明，该SD-EALMOSFET在击穿电压约1600V时，比导通电阻低至0.75mΩ·cm²，较相同尺寸的传统SiC超结MOSFET降低约36%；若不计衬底电阻，其Baliga优值（BFOM）可达5.69GW/cm²，较传统结构提升94%。引入P型金刚石与SiC漂移区之间实现了良好的电场调制。此外，由于集成了P柱自驱动电路，该结构在显著降低比导通电阻的同时，并未额外增加栅驱动功耗，且其反向传输电容较小，动态品质因数（HFFOM）较传统超结改善约21%，显示出优异的综合性能。
5、SiC超结耐压终端的优化设计
5.1、SiC超结耐压终端优化设计理论
边缘耐压终端是功率半导体器件实现理想击穿电压的关键。早在2000年，超结终端的研究就伴随着超结器件的问世开始了，Y.Bai等人提出了针对超结器件的结终端技术，旨在解决超结器件因高掺杂浓度导致传统终端技术失效的问题［57］。理想的超结终端结构应具有与器件内部相同的击穿能力，这意味着超结终端结构必须在超结器件的边界处实现相同的电场分布。作者假设超结终端结构沿径向具有均匀的电场分布，推理、仿真得到终端净电荷量应与终端长度成反比，并提出了利用离散的P/N条带结构来近似理想电荷分布的实现方法，为后续超结器件终端设计提供了重要的理论依据和设计准则。2010年，东南大学的研究团队进一步研究得出适度的电荷不平衡（特别是P型过补偿）反而能获得比完美电荷平衡更高的耐压效率和鲁棒性［58］。如图31所示，这种不平衡电荷结构可以被认为是平衡电荷分量叠加在差分电荷分量，仿真结果显示具有提出终端结构的超结器件与具有相同尺寸终端结构的传统器件相比，击穿电压提高了约8%。
随着SiC超结器件研究的不断深入，SiC超结器件的终端设计也受到研究人员的广泛关注。对于SiC超结器件而言，由于漂移区掺杂浓度远高于传统器件（通常高出约1个数量级），传统的终端技术面临着极大的耗尽层扩展难题和工艺窗口狭窄的问题。尽管目前关于SiC超结MOSFET终端的报道较少，但大量针对SiC超结二极管的终端研究也具有极高的参考价值。根据SiC超结器件终端制造工艺的不同，现有的终端技术主要分为三大类：基于多步外延生长的终端、基于沟槽刻蚀-外延回填技术的终端以及基于沟槽刻蚀-侧壁注入技术的终端。
5.2、基于多步外延生长技术的终端
由于该工艺能够精确控制每一层的掺杂，因此可以使用类似于硅基超结的复杂终端技术。
2020年，日本AIST的研究团队在制备1.2kV级V型槽超结MOSFET时，采用了所提出的双重降低表面电场结终端扩展（DoubleReducedSurfaceJunctionTerminationExtensions，DR-JTEs）终端。如图32所示，与传统的台面JTE不同，DRJTE利用了横向超结原理，通过横向P型JTE区域和N型再生长层的电荷实现耗尽，从而实现了较高的高击穿电压。同时，仿真表明该结构对JTE厚度的工艺波动、二氧化硅/碳化硅界面处的氧化物电荷密度和超结漂移的电荷不平衡引起的阻断能力退化具有极强的鲁棒性。这种高鲁棒性对于不仅需要高耐压还需要高栅极可靠性的MOSFET的量产至关重要。2025年，西安电子科技大学的研究团队从实验和仿真系统地分析了非电荷平衡超结终端的最佳耐压状态。如图33所示，通过减小终端N柱宽度实现电荷不平衡，可以同时优化表面和底部的电场分布，实验最终达到了高达87%终端效率，为SiC超结MOSFET的终端设计提供了重要的实验依据和优化方向。
5.3、基于沟槽刻蚀-外延回填技术的终端
沟槽刻蚀-外延回填工艺能够形成高质量的P/N柱，因此其终端设计倾向于直接利用超结柱的延伸来进行场调制。针对传统超结终端结构表面电场过高的问题，2024年，浙江大学的研究团队提出了一种结合浮空场限环（FieldLimitingRings，FLRs）的环辅助超结终端扩展（SuperjunctionJunctionTerminationExtension，SJTE）结构［61］。如图34所示，在SJTE的表面引入P+浮空场环，仿真显示，该结构能有效降低阳极边缘的表面电场峰值，并实现了4.15kV的BV，为仿真耐压值的92%。这种降低表面场强的策略对于保护SiC超结MOSFET的栅氧化层具有重要意义。
2025年，浙江大学的研究团队对比了全超结和半超结的电荷不平衡终端［62］。研究发现，当P柱处于“过补偿”状态时，半超结由于底部的N-buffer层能够分担部分电场，其对电荷过度不平衡的容忍度更高。实验结果显示，半超结实现了85%（3399V）的耐压效率，优于全超结的77%（3099V）。这表明在MOSFET设计中，采用半超结结构并配合P型过补偿的终端设计，是提升量产良率的有效途径。
5.4、基于沟槽刻蚀-侧壁注入技术的终端
随着沟槽刻蚀-侧壁注入技术的提出，SiC超结器件终端的优化设计有了新的方向。2021年，浙江大学的研究团队发现传统SJTE在介质填充工艺下，空穴会由于填充的电介质阻止了空穴向阳极移动而积累外沟槽壁上，限制了等势面的扩展，导致耐压效率较低。为此，他们提出将最外围沟槽宽度扩大，利用宽介质层平缓电势线，成功将击穿电压提升至800V，如图35所示。在此基础上，研究团队进一步引入窄台面设计，如图35所示，通过减小终端区域SiC台面的宽度人为引入净P型电荷利用电荷过补偿抵消了结曲率效应，仿真得到了960V的击穿电压。同年，该团队在此基础上研究了实际制造过程中宽沟槽终端存在的工艺问题并进行了分析优化，制备的器件最终达到了1920V的BV。
针对3.3kV的高压需求，2024年，英国华威大学的研究团队提出了更复杂的混合终端方案，如结合双区JTE和浮空环的DJTE-R结构，以及在第二JTE区域嵌入内环的混合终端结构。仿真表明，这些结构能提供更宽的注入剂量窗口，最终优化的混合终端结构实现了高达98.3%（4365V）的器件元胞耐压。
除了终端结构的优化，2023年，重庆大学的研究团队提出了一种创新思路，如图37所示，在填充沟槽时引入高介电常数材料TiO2。仿真显示，TiO2能将电场峰值从沟槽角落推向介质内部，从而改善雪崩耐量并实现均匀的电流分布。
综上所述，SiC超结器件的终端技术已经从早期的理论探索走向了针对具体工艺的设计。这些在二极管中验证的先进技术，不仅解决了耐压问题，更为解决SiC超结MOSFET中棘手的栅氧可靠性挑战提供了成熟的技术路径。
6、SiC超结MOS的性能优势
超结结构在SiC功率MOSFET中的应用，不仅显著改善了器件的静态性能，还在动态特性方面展现出独特的优势。本节以文献［17］中报道的0.63mΩ·cm2/1170VSiC超结V型沟槽MOSFET（VMOSFET）为例，系统比较其与同尺寸非超结VMOSFET在静态、动态及损耗方面的性能差异。
6.1、静态特性对比
在静态特性方面，超结结构通过电荷平衡机制有效缓解了Ron，sp与BV之间的折中关系。实验表明，该耐压1170V的超结VMOSFET的Ron，sp仅为0.63mΩ·cm2，显著低于同尺寸非超结VMOSFET（通常约为2.0mΩ·cm²左右），降幅超过60%。同时，其击穿电压仍保持在1170V的高水平，表明超结结构在实现极低导通电阻的同时，仍具备优异的阻断能力。图38所示的Ron，sp-BV关系曲线也清晰表明，不同耐压等级下的SiC超结MOSFETs［17，19，22，66］的整体性能轨迹显著优于传统非超结MOSFETs［67，68，69］。
6.2、动态特性对比
在动态特性方面，超结结构虽因P/N柱之间增大的结面积导致输出电容（Coss）有所上升，但实验证明其开关性能仍具备竞争力甚至更优。
根据图39的电容测试结果，1170V的SJVMOSFET的Coss在漏极电压VD=600V下为70.0pF，较非超结VMOSFET的52.0pF高出约34.6%，这与超结内部增大的PN结面积相符。然而，其反向传输电容Crss在VD=50V附近出现特征性峰值，与超结耗尽层随电压扩展的行为相关。尽管如此，在实际开关过程中，较大的Coss并未显著劣化开关性能。
图40展示了两种器件在相同芯片面积下的开关波形。SJ-VMOSFET的关断时间tf略长于非超结器件，这与前者较大的Coss相符。但其开通时间tr更短，得益于其更低的导通电阻和更快的沟道响应。开关损耗方面，如图41所示，SJ-VMOSFET的总开关损耗为0.50mJ，与非超结器件的0.45mJ基本相当，说明尽管输出电容增加，但得益于更低的导通损耗和更快的开通行为，其整体动态性能仍可媲美传统结构。
综合静态与动态性能分析可知，SiC超结MOSFET在保持高耐压的同时，实现了显著的导通电阻降低，从而在相同电流容量下具备更优的通态损耗。尽管输出电容有所增加，但实验证明其开关损耗并未显著上升，整体动态性能仍然优异。此外，在系统级应用中，更低的Ron，sp有助于降低导通损耗和温升，进一步提升整机效率与可靠性。因此，SiC超结MOSFET在高效、高功率密度应用中展现出显著的综合性能优势。
7、SiC超结MOS器件的展望
尽管SiC超结MOSFET在突破传统单极型器件理论极限方面展现出巨大潜力，但在实现大规模商业化应用之前，仍面临着制造工艺、可靠性及成本等多方面的挑战，如表1所示。基于当前的研究进展，未来的发展趋势主要集中在以下几个方面。
制造工艺的低成本化与量产化。多步外延技术虽成熟但成本高昂，不具备大规模量产优势。沟槽刻蚀-外延回填技术是降低成本的一种可行路径，但亟待解决深沟槽刻蚀形貌控制、外延回填空洞消除及侧壁掺杂均匀性等核心工艺难题。未来的工艺研发将集中于高深宽比无空洞回填技术的工程化应用。
向超高压领域的拓展。SiC超结结构的导通电阻优势在3.3kV及以上电压等级中最为显著。随着智能电网与轨道交通的发展，器件设计将从目前的1.2kV/1.7kV主流规格向3.3kV、6.5kV甚至10kV迈进。这要求漂移区设计需进一步解决超厚外延层的应力控制问题，同时终端技术需配合开发更加鲁棒的混合结构以应对极高的边缘电场。
多物理场耦合下的可靠性设计。随着功率密度的提升，器件面临严峻的电-热-力多场耦合挑战。未来设计不能仅追求低Ron，sp，可通过引入三级缓冲层、变掺杂轮廓或集成异质结等结构，主动优化短路耐受时间与抗单粒子烧毁能力，实现性能与可靠性的最佳折中。
功能集成化与智能化。为提升系统功率密度，SiC智能功率集成电路将是重要趋势。通过将超结器件与栅极驱动、温度/电流传感及保护电路单片集成，可大幅降低寄生参数影响，充分释放SiC的高频开关潜力。
8、结论
SiC材料相比传统的硅材料具有更高的击穿电场强度和热导率，以及更低的漏电流密度和导通损耗。这些特性直接影响到超结器件的工作性能，使其能够在高温、高频和高功率密度应用中表现出色。
此外，SiC材料的宽带隙还使得超结器件在高电压下能够实现更低的导通电阻，从而提高了能效和系统稳定性。
本文系统性地从原理、器件、终端、工艺等多个维度详细探讨和总结了SiC超结器件的发展脉络，期望能为SiC超结器件的进一步发展和应用提供理论支持和技术指导，促进其在实际应用中的广泛应用和商业化进程。
综上所述，超结器件利用SiC等新型半导体材料的独特电学特性，通过优化器件结构和制造工艺，实现了在功率电子领域的显著性能提升。随着技术的进步和市场需求的增长，SiC超结器件在电动车辆、太阳能逆变器和工业电源等应用中展现出了广阔的应用前景。
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