从这篇文章可看到，随着元胞密度的增大，器件电阻减小，封装寄生电阻对器件电阻的影响越来越大。
换言之，提升元胞密度所带来的技术优势，会被封装寄生电阻削弱。
为推动沟槽栅功率MOSFET技术持续发展，前人在进行芯片层面优化的同时，亦尝试解决封装寄生电阻问题，
包括采用夹片式封装、三明治封装等形式。
对不同封装形式的寄生参数进行对比，如下图，
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横轴是不同封装形式，D2PAK、DPAK为功率器件封装，PQFN为塑封四方扁平无引脚封装，BW为键合线式，BWL为无键合线式，
左纵轴是封装寄生电阻，右纵轴是封装寄生电感，
柱状图是电阻，折线图是电感，
最右侧的三明治封装，无论寄生电阻、寄生电感，都是最小，
靠左侧的D2PAK（TO-263）和DPAK封装，寄生电感很大，原因是封装内部的电流路径较长，形成更大面积的电流环路，导致电感较大。
接下来，聊聊沟槽栅功率MOSFET的多芯片封装。
在对空间高度敏感的便携式应用（如手机、平板）中，需要将两个独立的功率MOSFET集成在同一封装内部，
这要求使用两个独立的芯片焊盘（这样两只芯片的漏极才能实现电气隔离），且焊盘背面裸露，可以直接焊接到PCB上。
另一要求是封装引脚与两个芯片焊盘保持共面（Coplanarity），
即，所有需要焊接到PCB的表面（包括引脚和裸露焊盘）必须在同一个平面上。
为什么有此要求？
因为如果某个引脚或焊盘比同类高出哪怕0.05mm，焊接时就会接触不良，造成开路或虚焊，
因此SOP-8之类的鸥翼式封装不适用这种场景，
这里解释一下，啥叫鸥翼式封装（gulls-wing surface mount packages）？
即，引脚像海鸥翅膀一样向外弯曲的封装，
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如上，SOP-8封装的外观图，8只弯曲的银色引脚从黑色壳体中探出，
这种设计下，若想实现所有引脚和两个焊盘完美共面，对模具精度和装配工艺要求极高，可生产性较低。
更优方案是采用双芯片无引线封装（DFN），如下图，
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可以看到，这种封装没有传统意义上的引脚，外部连接是通过封装底部裸露的金属焊盘实现，也可称为引脚焊盘，
DFN封装中，同一块铜框架同时构成了引脚和散热焊盘，而不是像SOP-8那样由分立零件组装而成，
这种封装设计中，需保证焊盘间的间距足够大，以免焊接时出现短路。
再聊聊沟槽栅功率MOSFET与驱动电路的集成封装，
多数系统架构中，MOSFET与其驱动电路是分开封装的，
但在高频DC-DC变换应用中，为了实现快速实现瞬态响应，分立封装方案存在局限性，
比如负载电流突然发生变化，输出电压出现波动，高频转换器才能更快响应这种变化，保持输出电压稳定。
前人探索出另一种方案——将栅极驱动器与沟槽栅功率MOSFET集成在一个封装内，这就是所谓的DrMOS（Driver-MOSFET），
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如上，DrMOS示意图，三芯片半桥结构，包括一个小尺寸高侧开关器件HSS，一个大尺寸低侧开关器件LSS，以及一个用于驱动功率器件的控制器Control，
HSS和LSS均为N型沟槽栅MOSFET，
驱动IC集成了防直通（BBM）保护、自举二极管，以及过温过流保护等功能。
通过将驱动器和MOSFET集成在一个封装内，可以显著降低寄生电感，实现更快、更干净的开关，
系统设计师直接拿到集成驱动器和功率器件的黑盒子，不需要再在PCB上布线连接这二者，节省PCB面积。
英特尔公司于2004年发布了DrMOS 1.0规范，旨在为PC平台定义一个标准化的高性能集成组件，
当时的背景是：随着微处理器的发展，其对供电的要求不断提高，具体来说要求更高的功率密度、更快的瞬态响应速度，
通过将驱动IC和功率MOSFET集成在一个封装内，DrMOS可大幅降低占板面积，提升功率密度，同时降低寄生电感，实现更高的转换效率。
于是瑞萨、英飞凌等功率器件大厂纷纷跟进，推出相关产品。
除了以上两种典型的沟槽栅功率MOSFET多芯片封装外，还有一些多芯片封装玩法，适用于汽车、扬声器驱动、阀门/电磁线圈驱动、大容量电池组等场景，
另外，在电机驱动、H桥、三相桥驱动应用中，需采用模块式组装方案，
即，将一个控制集成电流与4~6只沟槽栅功率MOSFET芯片封装在单个模块中，这里不赘述。
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