今天这篇介绍沟槽栅功率MOSFET封装形式的演变，
先介绍背景，
作为工作在MHz以下开关频率的通用分立器件，沟槽栅功率MOSFET最重要的电参数是比导通电阻Ron,sp
Ron,sp是器件开通状态下，衡量器件导通能力的关键参数，单位是mΩ·mm2或mΩ·cm2
这里注意，是“比导通电阻”，
为什么不直接用“导通电阻”？
因为这样就不能比较不同规格芯片的通流能力，比如相同耐压下，A是60mΩ，B是160mΩ，那A的芯片面积肯定更大，
如果直接比较AB的导通电阻，并不能衡量单位面积的通流能力，
于是将电阻与有源区面积相乘，得到Ron,sp，用以对比不同器件单位面积的通流能力。
对功率MOSFET而言，Ron,sp与BV存在此消彼长的关系，比如随着外延厚度的增大，BV增大，但Ron,sp也会增大，
随着产品的迭代，从业者的目标就是在相同耐压下，将器件Ron,sp逐渐降低，以此实现更大的电流密度。
在这个过程中会遇到诸多问题，这篇文章主要聊聊封装寄生电阻。
对封装器件而言，除了芯片有源区特性外，还需要考虑封装、键合线以及芯片顶部金属带来的寄生电阻，
如上，式左边是器件导通电阻，式右边是芯片导通电阻+封装寄生电阻，
Rmetal、Rwire和Rpkg均与有源区面积无关。
即使采用多根键合线，封装寄生电阻仍可达到数毫欧，
对导通电阻为100毫欧的器件，这影响尚且较小，但对导通电阻为5毫欧的器件，封装寄生电阻占器件电阻比例可达25%~40%，
这就要求采用更大芯片面积以确保电流密度符合要求，进而导致器件成本上升。
随着芯片元胞密度的提升和导通电阻的降低，封装寄生电阻的影响会进一步放大，
图片来源：网络
看这张图，SOP-8封装沟槽栅功率MOSFET测试结果，额定耐压25V，脉冲电流20A，
先看左图，蓝色曲线器件的元胞密度为5Mcell/cm2，黑色曲线器件的元胞密度为45Mcell/cm2，
元胞密度的巨大差异导致曲线形状明显不同，
蓝线表现出明显的栅极偏置依赖性，
而黑线呈现“L”型，表明器件具有极高的跨导，即，VGS稍微增大，沟道便充分开启，电阻迅速减小，
从图中可见，VGS=3V时，器件电阻已接近最小值4.3mΩ，
这种几乎不受栅极偏置影响的平坦电阻特性表明，器件电阻在相对程度上受寄生电阻影响，
再看右图，SOP-8封装总寄生电阻、键合线电阻随电流变化的实测结果，
上面那条曲线有键合线，下面那条曲线无键合线，
脉冲电流20A时，封装寄生电阻1.8mΩ，
元胞密度5Mcell/cm2时，封装寄生电阻占器件电阻比例为23%，
元胞密度45Mcell/cm2时，封装寄生电阻占器件电阻比例为42%，
即，随着元胞密度的增大，器件电阻减小，封装寄生电阻对器件电阻的影响越来越大。
换言之，提升元胞密度所带来的技术优势，会被封装寄生电阻削弱。
为推动沟槽栅功率MOSFET技术持续发展，前人在进行芯片层面优化的同时，亦尝试解决封装寄生电阻问题，
包括采用夹片式封装、三明治封装等形式，
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如上，键合线封装与夹片式封装外观对比，
后者可以在消除键合线的同时，增大芯片面积与封装占板面积之比，
这里提一句，芯片面积与封装占板面积之比，这指标用于衡量某种封装形式的空间利用率，即，给定尺寸的封装外壳，能塞进多大的芯片，
比值越大，空间利用率越高，
而在传统的键合线封装中，为了给键合线留出空间，芯片不能太大，否则键合线连接点和路径会被挤压。
另外从第二张图可以看到，随着脉冲电流增大，键合线的发热也会导致封装电阻进一步增大（图中标注wire heating部分），
因此消除键合线对降低封装寄生电阻有重要意义。
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三明治封装外观如上，
即，将芯片夹在两个导体之间，这两个导体可以是两个引线框架，也可以是一个引线框架与PCB的铜走线，
在上图所示结构中，器件源极和栅极通过预焊层与下方的PCB走线接触，漏极则通过芯片贴装工艺与铜夹片或金属外壳连接，
与铜夹片或金属外壳既可传导电流，又能充当散热器，
这种封装工艺除了可以降低热阻，还能显著降低封装寄生电阻。
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如上，无键合线封装工艺可以将封装寄生电阻降低85%以上（从1.8mΩ降至0.3mΩ），
且由于不存在键合线，此时的0.3mΩ寄生电阻不会随脉冲电流增大而增大。
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