这篇文章聊聊沟槽栅功率MOSFET的衬底处理，
功率器件制造的一大特征是——使用材料供应商提供的外延晶圆，即，已经预先生长衬底+外延的晶圆，
这里要解释一下，衬底（Substrate）和外延（Epitaxial layer），到底是啥玩意？
俺画了这张图，看得很清楚，
对功率MOSFET这类纵向器件（垂直型器件）而言，G、D、S不在同一平面，
即，G、S在晶圆正面，D在晶圆背面，
正面、背面之间，存在衬底+外延这上百μm厚度的半导体材料。
外延层厚度取决于器件耐压，比如1200V SiC MOSFET一般是10μm左右，耐压越高则外延厚度越大，
衬底厚度一般在一两百微米，取决于导通电阻与可靠性之间的权衡，
如果要拼命减小电阻，衬底可能会进一步减薄，但很少降到100μm以下，否则容易承受不住应力，money碎了一地。
材料供应商会根据客户的具体要求，提供具有精确厚度和掺杂浓度的晶圆，
外延掺杂分布包括梯度型、阶梯型或多区掺杂分布，
梯度型指常规的渐变掺杂分布，阶梯型指掺杂浓度会在特定深度发生突变，
多区分布则针对超结、场板沟槽等器件，存在两个以上的外延掺杂分布区域，以在不同位置实现电场平衡。
另外，为了尽可能减小衬底电阻，衬底通常采用重掺杂，而重掺杂衬底的晶格应力较大，缺陷较多，
在其上生长高质量外延层时，衬底缺陷极易向上延伸，在外延层中形成堆垛层错等缺陷。
因此，衬底抛光必须尽可能精密，尽可能减少外延层中出现缺陷，且在外延生长之前，进行表面处理（HCl气相腐蚀或H₂高温烘烤），以去除表面缺陷。
对沟槽栅功率MOSFET的材料供应而言，另有特殊要求，
早期沟槽刻蚀在硅的<111>晶面进行，存在表面粗糙、界面态密度高、沟道迁移率低等问题，
为解决此问题，当使用<100>晶向的直拉硅晶圆时，需在<110>晶向进行沟槽刻蚀，
由于光刻过程中会借助平边对准晶圆，而此前的标准硅晶圆平边是在< 111 >晶面上研磨形成，不能满足要求，
因此，晶圆供应商需要提供带<110>平边的硅片，以支持沟槽功率MOSFET晶圆的光刻对准。
而在器件制备过程中，沟槽深度不能超过外延层深度（沟槽底部不能抵达衬底），否则可能在界面处出现电场强度骤增等问题，影响器件可靠性。
这一点对超结器件比较重要。
完成正面工艺后，对晶圆进行机械减薄，再生长TiNiAg叠层背面金属，以形成漏极欧姆接触。
若采用传统的粗粒度机械研磨，可快速加工晶圆，获得良好的欧姆接触和背金属黏附效果，最终晶圆厚度可达150-200μm，
以此厚度计算，衬底电阻对器件总电阻的贡献约为5 mΩ·mm2（Si基沟槽栅功率MOSFET），
对20V以下的沟槽栅MOSFET（或元胞密度超过50Mcell/cm²的器件），需要进一步降低衬底电阻，
但对100μm以下的衬底减薄，采用传统的粗粒度研磨方式会导致严重的应力问题，
细粒度研磨同样不适用，因为背面金属无法附着在细纹理表面，会出现欧姆接触不良的现象。
解决方案是采用两步工艺：
1、粗粒度研磨将晶圆减薄至约100μm，
2、通过化学刻蚀工艺将晶圆减薄至50μm，以消除晶圆翘曲，使背面粗糙化，以获得良好的金属黏附效果。
另外Taiko工艺也值得一提，这是一种特殊的衬底减薄工艺，由日本Disco公司发明，一般译作“太鼓”工艺，
太鼓是日本的一种乐器，大概长这样，
这种鼓边缘厚、中间薄，正如采用Taiko工艺的晶圆，
简言之，这种工艺会将晶圆中心区域的厚度削减至目标厚度，保留一圈较厚的边缘部分，
如此可以在外围形成一个环形加固区域，提供更优异的机械强度，
当然，这种工艺的成本更高，常用于追求极致导通性能的功率器件。
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