今天这篇文章来自安建科技（JSAB），主要内容是制备双槽浮空埋层+JTE终端结构，验证抗dV/dt能力，
先介绍背景
相比Si IGBT，SiC MOSFET属于单极型器件，具备更优异的开关能力，然而更高的dV/dt工况也对器件可靠性提出更高要求，尤其是终端可靠性，
已见报道的SiC MOSFET终端结构包括场限环（FLR）、结终端（JTE），以及两者的复合结构，以上结构均需要较大的终端区宽度，器件成本因之增加。
已有团队提出双沟槽埋层JTE（DTBP-JTE）终端结构，可实现较小的终端宽度，但尚未进行实验验证，
本文制备了DTBP-JTE终端结构，并对其阻断能力和dV/dt能力进行表征。
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终端结构如上，
先看示意图（a），在JTE区域通过刻蚀形成两个沟槽，通过注入在沟槽底部形成浮空P区，沟槽内部填满SiO2，
这三点即为DTBP-JTE的主要特征，
再看SEM图（b），终端宽度19 μm，可以看到两个沟槽的宽度占据了整个终端结构的大部分区域，
1nd沟槽宽度设计值6μm，2nd沟槽宽度设计值5μm，1nd沟槽与P-base之间的JTE宽度5μm，
沟槽深度设计值5μm，两个沟槽间距设计值3μm，
（c）为常规FLR终端，宽度103μm。
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具体设计参数如上，
基于SiC PIN二极管，制备DTBP-JTE终端结构，与FLR终端结构对比。
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制备过程也挺有趣，如上，
（a）和（b）是第一轮制备结果，（c）和（d）是第二轮制备结果，
都是一次注入同时形成JTE区和槽底P区，
第一轮有啥问题？
因为沟槽侧壁不够陡直，Al离子注到沟槽侧壁附近，槽底P区与JTE实际上完成了电气连接，
接地槽底P区和浮空槽底P区对电场分布的影响不同，于是第一轮样品的电场集中于（b）中的A点，器件提前击穿。
于是第二轮制备时做出改进，
通过侧墙工艺，挡住沟槽侧壁，再进行注入，形成浮空P区。
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如上，三种不同dV/dt下，DTBP-JTE终端结构的仿真结果，
虚线是耐压，实线是漏电流，横轴是时间，
施加高dV/dt应力初期，结电容充电导致电流急剧增大，随后电流逐渐下降保持稳定，直至发生击穿。
随着dV/dt从85 V/ns增加到500 V/ns，击穿电压从1471 V降至1157 V，表明器件在高dV/dt工况下更易失效 。
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DTBP-JTE结构缓解电场集中的方式，是通过JTE区与槽底P区实现耗尽区扩展，进而分担电场。
然而由于SiC材料中受主（Al）电离能较高，耗尽区扩展会受到受主电离速率限制，
因此如果dV/dt太高，受主电离速率跟不上电压上升速率，耗尽区收缩引发电场集中，器件提前击穿，该过程如上图所示。
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三种终端结构器件的阻断曲线如上，
BV最低的是接地DTBP-JTE，不到400V，表明槽底P区浮空的重要性，
FLR结构的BV为1358V，浮空DTBP-JTE的BV为1416V，后者效果优异。
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搭建dV/dt测试平台如上，
MOSFET关断时，电容被充电至母线电压VDD，
MOSFET快速导通时，电容左端电位被SiC MOSFET拉至地电位，
由于电容两端电压不能突变，电容右端电位VA变为-VDD，于是产生高dV/dt应力，施加于被测器件。
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测试结果如上，左图为1200V、88V/ns条件，右图为1300V、110V/ns条件，
在1200V母线电压下，DTBP-JTE结构能够通过88V/ns的dV/dt测试，
受测试电路寄生参数限制，需提高母线电压，才能获得更高的dV/dt速率，
因此将母线电压提至1300V，此条件下，当dV/dt增到110V/ns，DTBP-JTE结构失效。
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1300V母线电压下，失效器件如图所示，失效区域位于边缘终端。
小结：
1、在SiC PIN二极管基础上，制备双槽浮空埋层+JTE终端结构（DTBP-JTE），验证抗dV/dt能力，
2、DTBP-JTE的特点是，在JTE区域通过刻蚀形成两个沟槽，通过注入在沟槽底部形成浮空P区，沟槽内部填满SiO2，
槽底P区如不浮空，会严重降低BV，本文采用侧墙工艺，确保注入时不在沟槽侧壁附近形成P区。
3、在1200V母线电压下，DTBP-JTE结构能够通过88V/ns的dV/dt测试，在1300V母线电压下，当dV/dt增到110V/ns，DTBP-JTE结构失效。
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