今天这篇文章来自东南，主要内容是研究SiC MOSFET器件DRB实验后的电容退化，
先介绍背景
SiC MOSFET已广泛应用于 电动汽车(EV)传动系统和 可再生能源领域，
然而SiC器件 快速开关能力 这一备受青睐的特性，是一把双刃剑，给实际应用带来了前所未有的挑战。
在硬开关过程中，SiC器件会经历 电压和电流的频繁突变 ，这些快速转换固然提高了系统响应速度和能效，但也给器件的可靠性带来严重隐患。
动态反向偏置(Dynamic Reverse Bias，DRB)测试是一种专为SiC MOSFET设计的加速老化方法，通过施加高dV/dt应力，可模拟实际应用中遇到的快速电压开关工作条件。
AQG324标准（ 汽车级功率模块 认证指南）也强调了DRB测试对SiC MOSFET的重要性，规定了包括DRB在内的三项动态偏置测试，以全面评估SiC功率器件在动态工作条件下的可靠性。
然而目前关于DRB应力对SiC MOSFET影响的研究 主要关注静态参数的变化，忽略了该应力对电容特性的影响 。
本文的目的，就是探究DRB应力下SiC MOSFET静态特性和电容特性的变化。
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DRB测试原理图如上，
测试过程中，栅极驱动芯片向器件Q1、Q2发送 两个重复且相位相反的脉冲信号，以确保在任何给定时刻，只有一个器件导通 。
具体而言，当Q1导通且Q2关断时，被测器件(DUT)的漏源电压VDS被抬高，
相反，当Q1关断且Q2导通时，VDS被拉低，
于是在DUT两端产生如上所示的脉冲波形电压，
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实际测试电路如上，
DUT为1200 V、150 mΩ SiC MOSFET器件，直流电压设为80%额定电压，即960 V。
待测器件的电压变化率dV/dt为113 V/ns，过冲电压可达1150 V，开关频率为150 kHz，测试在室温下进行。
选择这些参数，以模拟器件在实际应用中可能遇到的高dV/dt条件，从而加速器件的老化过程，更有效地评估其长期可靠性。
在不同应力循环次数下进行测试，
具体地，在1、200M、2000M、10000M、20000M和35000M次应力循环后，对器件的静态特性和电容特性进行测试，以观察器件在不同阶段的性能变化。
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先看静态参数，包括Vth、Ron、VSD、BV、IGSS和IDSS， 这些参数在DRB应力下没有降低，而是保持稳定，波动很小。
这里只放了Vth和Ron，都是类似的图。
具体来说，Vth保持在3.62V±0.05V范围，Ron保持在150mΩ左右，波动范围为2mΩ，
VSD和BV接近其标称值，波动在3%以内。
IGSS和IDSS波动范围极小，分别为5nA和70nA。
以上数据表明，SiC MOSFET器件在高dV/dt应力下表现出良好的直流稳定性。
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上图给出SiC MOSFET器件在DRB应力过程中Crss曲线的变化，
随着应力循环次数的增加，Crss逐渐增大，
经历35000M次应力循环后，Crss最大值从805pF上升到879pF，增幅9.2%，表明器件电容特性在DRB应力下出现退化。
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上图给出器件在DRB应力过程中Ciss-VGS曲线的变化，
Ciss= Cgs+ Cgd，而Cgd（即Crss）的大小与 栅极下方半导体的表面状态 强相关，
Ciss-VGS曲线的逻辑是——给栅极施加一个 从负到正的扫描电压（VGS），栅极下方的半导体表面会经历一系列变化，电容也随之变化，
从电容变化情况，可推断器件各区域变化情况。
从图中标注的箭头可看到， 随着DRB循环次数的增加，曲线左移，
而左移部分均发生在VGS<0区域，沟道已关断，
此时变化的Ciss只能来自栅漏交叠区，也就是JFET区耗尽层宽度随VGS变化而变化所致，
换言之，整个Ciss-VGS曲线中，JFET区域对应部分左移，沟道区域对应部分基本不变，
表明DRB应力作用下， 额外的正电荷中心主要出现在JFET区域的氧化层，从而导致电容特性的改变。
这些额外的正电荷中心从何而来？
推测是高dV/dt应力引起的电荷捕获效应所致。
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DRB应力下，器件承受高压时的电场分布如上，
可以看到，JFET区上方的氧化层、P-well- N外延层形成的PN结边缘均存在较强的电场，分别达到2.26MV/cm和2.29MV/cm，
DRB实验期间，VDS的周期性切换（0V→1200V→0V）导致 位移电流反复对器件的寄生电容（Cds和Cgd）进行充放电，
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器件内部位移电流分布如上，有两条电流路径，Path1和Path2，
Path1是Cds充电电流（红色），流经外延层和P阱区域，占总电流的90%，
Path2是Cgd充电电流（黄色），沿着N外延层穿透栅氧，占总电流的10%，
正是Path2的存在，以及JFET区上方栅氧的高电场，才使得栅氧持续捕获正电荷，导致Crss增加。
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为改善Crss退化的情况，制备窄JFET区宽度器件，
JFET宽度 从1.7μm降至1.5μm，结果如上，
有两点结论，
1、Crss退化与应力循环次数呈对数线性关系，
2、JFET区宽度较小的器件，衰减速率显著降低。
小结：
1、研究DRB应力下，SiC MOSFET器件Crss退化的底层机理，
VDS的快速切换诱发位移电流，该电流路径有二，Cds充电电流流经外延层和P阱区域，占比90%，Cgd充电电流沿着N外延层穿透栅氧，占比10%，
占比10%的Cgd充电电流，与JFET区上方氧化层高电场（2.26MV/cm）相结合，导致氧化层正电荷密度增加，导致Crss增加，
2、Crss随着DRB应力循环次数的增加而对数增长，而阈值电压和导通电阻等静态参数保持稳定（变化率<3%），
3、通过优化器件结构，将JFET区宽度 从1.7μm减小到1.5μm，Crss退化率可降低23%。
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