今天这篇对SiC超结MOSFET做一梳理，包括1.2kV、3.3kV、4.5kV、5.1kV和6.5kV五种电压级别的SiC超结MOSFET，
详谈之前，先介绍超结MOSFET的基本背景，
图片来源：网络
如上，从左到右，依次是non-SJ（无超结），semi-SJ（半超结）和full-SJ（全超结），顶部的元胞结构并无差异，均为IE-UMOS，特点是在栅沟槽底部和两侧都形成P区，超结结构带来的差异，主要在外延层。
non-SJ是常规结构，N型外延层，semi-SJ和full-SJ是超结结构，将N型外延层改为N柱/P柱交替出现的结构，此即所谓的超级结，
semi-SJ与full-SJ的差异，就是柱区深度而已。
超结结构有何优势？为什么要费尽心思在产品中引入如此复杂的结构？
最大优势，在导通电阻。
不必细究原理，只需要知道，一旦引入超结结构，相比常规N外延层，N柱掺杂浓度可以提升一个数量级，漂移区电阻因而大幅降低。
这，就是超结MOSFET的核心优势。
理论上，耐压级别越高的MOSFET器件，引入超结结构的收益越大，因为耐压更高者外延层厚度更大，漂移区电阻占比更高。
不仅是常温导通电阻上的优势，更在于高温导通电阻。
SiC MOSFET器件导通电阻的温度系数，与其结构设计密切相关，
关键，在于沟道电阻和漂移区电阻的占比，这两部分电阻是SiC MOSFET导通电阻的主要成分，且二者的温度系数有明显区别。
漂移区电阻由体迁移率决定，呈现正温度系数，沟道电阻由表面迁移率决定，但由于SiC/SiO2界面的复杂性，其温度系数较复杂，在不同温度范围内呈现不同的变化规律，不细究机理，只需要知道，目前关心的应用范围内，沟道电阻呈负温度系数，就足矣。
器件整体电阻的温度系数，由二者占比多少决定。
比如，相比平面MOSFET，沟槽MOSFET的沟道电阻更低，占比更小，因此器件的正温度系数一般会大些。
再比如，超结结构，大幅降低漂移区电阻，使得器件的正温度系数显著降低。
就像后续提到的5.1kV超结MOSFET，36μm的外延层，因为采用超结结构，温度系数只有2.6
图片来源：网络
这张表，列出3.3kV SJ、3.3kV CB（电荷平衡，类似超结的一种结构）器件，1.2kV Planar器件以及3.3kV Planar器件不同温度下的各部分电阻占比，
从77K（-196℃）到300K（27℃），
1.2kV Planar器件，Ron,sp∝T0.8，
3.3kV Planar器件，Ron,sp∝T2.0，
3.3kV SJ/CB器件，Ron,sp∝T1.5~ T1.8，
系数影响因素主要是漂移区电阻大小，
1.2kV Planar系数最小是因为外延层厚度最小，漂移区电阻最小。
而相同耐压等级下，SJ/CB系数更小是因为超结or电荷平衡结构的外延层浓度更高，漂移区电阻减小。
从这里也能看出，漂移区电阻呈现正温度系数，原因是高温下，体迁移率退化，漂移区电阻增大。
而超结结构的缺点，除了工艺难度较大之外，在电性能上，包括小电压（VDS）下的输出电容Coss明显增大，器件反向恢复特性较差等，
原因仍然是N柱/P柱形成的PN结横向交叠面积剧增。
接下来，按照耐压级别从低往高，简单介绍以上五种SiC超结MOSFET，
（1）1.2kV SiC超结MOSFET：
先说1.2kV器件，2022年的文章，来自AIST，目的是通过多次外延生长和沟槽回填两种工艺制备SiC超结MOSFET器件，以作对比，介绍一下SiC超结MOSFET器件的两种常用工艺，多次外延生长&沟槽回填，
图片来源：网络
工艺流程如上，
多次外延生长（multi-epitaxial growth，后文称为ME-SJ器件），8次外延生长，每层厚度0.65μm，合计5.2μm，每次外延生长后，进行Al离子注入，形成P柱。
此间难点，是层与层之间的对准问题。
沟槽回填（Trench-filling epitaxial，后文称为TFE-SJ器件），如右图，挖一个6.2μm的深槽，进行P型外延回填，再通过CMP（Chemical-mechanical polishing，化学机械抛光）工艺磨平半导体材料表面，形成柱区结构。
文中提到，通过化学气相沉积进行P型外延生长，使用三甲基铝(TMA)作为铝源，实现p型掺杂。
另外，需添加HCl，防止沟槽顶部区域的迅速生长，从而避免沟槽快速闭合。
图片来源：网络
器件SEM图如上，左边是ME-SJ，右边是TFE-SJ，元胞尺寸比较准确，都是5μm，但P柱深度，TFE-SJ只有4μm，原文提到，这是CMP工艺精度问题，过度CMP磨掉了N外延表面的一层（以及沟槽中的P外延顶部），使得最后的P柱深度小于设计值。
观察TFE-SJ，自上而下，深槽宽度逐渐减小，沟槽底部逐渐变尖，这是深槽刻蚀的常见问题，底部呈锥形。
图片来源：网络
测试结果如上，左边是输出曲线，右边是BV曲线，输出曲线，无论室温高温，两种SJ器件的曲线基本重合，电流密度明显大于non-SJ器件，高温下优势更加明显，BV曲线，TFE-SJ的击穿电压明显小于另外两种，只有1200V左右，原因推测是过度CMP，导致电荷平衡效果变差。
（2）3.3kV SiC超结MOSFET：
再说3.3kV器件，2021年的文章，来自AIST
图片来源：网络
如上，三种结构示意图，从左到右，依次是non-SJ，semi-SJ和full-SJ，从（b）、（c）可以看出，在IE-UMOS基础上做超结，其实类似于将两侧的屏蔽区加深，该结构也便于将P柱与源极实现电气连接。
图片来源：网络
三种结构的SEM剖面图如上，放大看semi-SJ和full-SJ，可以看到P柱的左右边缘并非直线，而是两条波浪线
每一处起伏，代表一次外延
那么两种结构各自用了多少次外延？
Semi-SJ，16次外延，Full-SJ，28次外延，如此多次外延，仍能实现良好对准，属实困难。
图片来源：网络
左图是输出特性曲线，VGS=20V，
可以看到，无论室温还是175℃，电流密度大小关系都是：non-SJ < semi-SJ < full-SJ，非常合理，
室温下，三者的Ron,sp分别为9.2、6.6、3.3 mΩ·cm2，
175℃下，三者的Ron,sp分别为31.5、13.5、6.2 mΩ·cm2，
对比non-SJ和full-SJ，
室温下，后者的Ron,sp是前者的三分之一，
175℃下，后者的Ron,sp是前者的五分之一，
温度越高，Ron,sp降幅越大，造成这一现象的原因，正是开头提到的超结结构对MOSFET电阻温度系数之减弱效果，在175℃下，Full-SJ与non-SJ的电阻相对比例远小于室温相对比例，正是源自超结结构对高温导通电阻的优化。
中间是Vth和Ron,sp的温度依赖性曲线，随着温度从25℃增至175℃，Vth大概减小了1V，右图是BV曲线，三种结构均超过3300V。
图片来源：网络
三种结构的Coss曲线如上，低漏压时，由于柱区PN结横向交叠面积较大，超结结构的Coss明显大于non-SJ器件，VDS达到100V左右，两侧的耗尽区扩展至相连通，柱区夹断，Coss迅速下降，最终三种器件收敛于相似值。
（3）4.5kV SiC超结MOSFET：
再说4.5kV器件，2020年的文章，来自GE，按照作者的说法，这并非典型的超结器件，而是电荷平衡器件（Charge-Balanced，CB-MOS），
最大区别在于——CB-MOS在漂移区中设置P埋层，而非P柱，但都是利用电荷平衡机理，因此一并记之。
图片来源：网络
通过4次外延，生长总厚度48μm的外延层，每次外延厚度12μm，浓度均为1e16cm-3，在第一次、第二次、第三次外延生长后，通过低能量Al离子注入，形成三层较浅的P埋层。
即上图的Charge-Balanced layer1、layer2和layer3，
仔细看，白色区域很小，目测也就1μm左右，Layer1、layer2和layer3在纵向相距甚远，对每一层而言，横向也并非连续，而是很多个间断的P埋层，的确不是典型的超结结构（如果是P柱，三者应该相互连接）。
如果CB区的浓度、间距合适，会耗尽周围漂移区，调节电场分布，起到类似超结结构的作用。
图片来源：网络
25℃、175℃输出曲线如上，Ron,sp分别为10mΩ·cm2、25mΩ·cm2，前者低于SiC单极型极限20%，电阻的温度系数2.5，在4.5kV耐压区间已经很低，P埋层与漂移区的互相耗尽，同样起到了类似超结结构的效果，因此N漂移区的浓度可以提高，进而实现更低的温度系数。
图片来源：网络
CV曲线如上，这曲线与常规MOS乃至超结MOS有所不同，
Ciss主要由CGS构成，与VDS无关，几乎不变，而随着VDS的增大，Crss和Coss均表现出非线性，且出现4次明显拐点，分别对应12V、300V、1000V和1200V，12V拐点是因为JFET区夹断，后面3次依次对应3层P埋层周围的耗尽。
这种现象其实与超结MOS CV曲线的拐点类似，只不过因为P埋层深度的差别，陆续出现了3次。
（4）5.1kV SiC超结MOSFET：
再说5.1kV器件，2025年的文章，来自GE，
图片来源：网络
器件结构图、SEM截面图如上，这张图，乍一看总觉得别扭，后来才意识到，这里的超结结构与常规不同，常规超结结构，在器件截面图，可以看到N柱/P柱交替出现，这种超结结构，是在器件纵深方向，N柱/P柱交替出现，原文提到，栅指与超结垂直排列，所以可以独立优化柱区间距和顶部的元胞参数，盖因于此。
通过3次低浓度N型外延生长，辅以3次超高能量注入，形成深度36 μm的N柱和P柱，浓度1e16 cm-3，文中提到，Al离子和N离子的最高能量均达到20 MeV，表明N柱也是通过高能注入形成，测试结果显示，10μm柱区宽度器件，
25℃时，Ron,sp为9.5 mΩ·cm2，Vth为3.5 V，
200℃时，Ron,sp为25 mΩ·cm2，Vth为2.0 V，
如此厚的漂移区，温度系数只有2.6，
对比1200 V级别（10μm外延层）SiC MOSFET器件，25℃~175℃的温度系数大概1.6~1.8，
由此可见，这36 μm外延层的器件，温度系数只有2.6，多么低。
图片来源：网络
柱区宽度会对器件电阻产生明显影响，如上图，相比10 μm柱宽，8 μm柱宽下，器件比导通电阻大约增加3%~5%，作者的解释是，8 μm柱宽下，P柱/N柱的横向耗尽，使得有效导电区域减小，电阻增大，而10 μm柱宽及以上，这种效应可以忽略。
（5）6.5kV SiC超结MOSFET：
最后说说6.5kV器件，2019年的文章，来自AIST，主要内容，是用沟槽回填（Trench-filling epitaxial，TFE）路线，制备6.5kV SiC SJ MOSFET，当时尚未有过以此工艺制备SiC SJ MOSFET的报道，因此本文关注的重点，是以TFE方式形成的PN结，能否正常工作。
图片来源：网络
器件制备流程如上，外延层由两部分组成，下方的n2是buffer层，41μm/2e15 cm-3，上方的n1是SJ-drift层（N柱），22μm/1.5e16 cm-3，随后是沟槽刻蚀，沟槽宽度5μm，深宽比9~10，条形版图，文中提到，条状沟槽尽可能沿着晶向制备，因为在后续的沟槽回填过程中，如果沟槽晶向不合适，沟槽侧壁和台面顶部的外延生长速率不够均匀，以致材料在台面顶部堆积更快，半导体材料顶部发生倾斜，影响性能。
文中还提到一处细节，“These trenches are separated both in the longitudinal direction and in the vertical direction in units of exposure shots in the photolithography process”，
这里的横向、纵向，指晶圆表面的横向、纵向，与沟槽深度方向无关。
由于光刻机的透镜只能保证小范围内（一个曝光场）的高成像质量，无法一次性对整片大晶圆进行完美曝光，因此实际制作时，以曝光场为单位，逐次曝光。
换言之，整个密集的沟槽阵列，是由多个小块的、彼此之间存在间隔的沟槽图案，通过多次光刻曝光“拼接”而成。
随后，采用配备SiC源气体（硅烷（SiH4）、丙烷（C3H8）和H2）的热壁化学气相沉积系统，进行TFE生长，以三甲基铝（TMA）为铝源，提供p型掺杂，以控制电荷平衡，添加HCl气体作为蚀刻气体，以抑制台面顶部的生长，从而避免沟槽快速闭合。
可以通过调节蚀刻气体/源气体的流量比，控制台面顶部外延层相对沟槽底部外延层的生长速率，通过调节HCl/SiH4= 50的流量比，可以实现准选择性生长。
随后，进行表面平坦化（一般通过CMP工艺），再生长顶部外延层，制作顶部元胞。
图片来源：网络
这张图是工艺开发过程的SEM剖面，HCl/SiH4流量比分别为50、43、33，这三种工艺条件下，形貌如上，重要的是Tmesa/Tbottom的大小，流量比33，二者相等，台面外延速率太快，易形成空洞；
流量比43，比例有所降低；
流量比50，比例极小，Tmesa远小于Tbottom，实现准选择性生长，形貌符合要求。
图片来源：网络
如上，PCM图形的测试结果，左边是PN结电阻测试图形的正向IV特性，表现出典型的整流特性，经计算，室温下电阻为13.0~13.7mΩ·cm2，175℃下电阻为42.9~45.0mΩ·cm2，
前者均值13.3mΩ·cm2，后者均值43.9mΩ·cm2，
右边是PN结BV测试图形的反向IV特性，蓝线是沟槽回填存在空洞的结构，红线是填充没有空洞的结构，但这是作者整理后的结果，
实际实验过程，我推测如下：
1、对PN结BV测试图形进行测试，发现漏电很大，电压不到20V时，漏电就骤增至μA量级（蓝线所示）
2、为分析原因，对其进行发光分析，这种分析的原理大概是——漏电较高的地方会发光，从而定位击穿区域
图片来源：网络
结果如上，
实验证明，发光点不是随机分布在整个PN结区域内，而是精确地定位在每个条状沟槽的纵向末端边缘，说明漏电路径集中产生于沟槽边缘区域，图像显示沟槽边缘区域存在非预期空洞，作者假设这些空洞就是漏电偏大的原因。
3、虽然不能确定背后机理，但作者通过解理（Cleavage）的方式，对某些管芯，去掉了这些空洞，再测试发现，漏电小了4~5个数量级（红线所示），这才有了击穿曲线图中的标注
由此得到一个重要结论—— 沟槽回填过程中产生的空洞，会使漏电骤增 。
图片来源：网络
最终制备出正式器件，性能如上，
元胞尺寸10μm，室温BV和Ron,sp分别为7.8kV、17.8 mΩ·cm2，
此前估算的Rdrift为13.3 mΩ·cm2，也就是说沟道、JFET等电阻之和为4.5 mΩ·cm2。
小结：
1、超结结构的最大优势在于导通电阻，
一旦引入超结结构，相比常规N外延层，N柱掺杂浓度可以提升一个数量级，漂移区电阻因而大幅降低，此即超结MOSFET核心优势。
理论上，耐压级别越高的MOSFET器件，引入超结结构的收益越大，因为耐压更高者外延层厚度更大，漂移区电阻占比更高。
2、由于SiC MOSFET中，漂移区电阻呈现正温度系数，沟道区电阻呈现负温度系数，而超结结构大幅降低漂移区电阻，进而可以使器件的正温度系数显著降低，换言之，超结结构可以明显优化SiC MOSFET的高温电阻。
3、日本AIST开发了两种制备SiC超结MOSFET的技术路线：多次外延生长和沟槽回填，前者的难点在于多层外延之间的对准，后者的难点在于沟槽回填易形成空洞，导致漏电骤增。
4、美国GE提出电荷平衡器件，在漂移区中设置间断分布的P埋层，而非P柱，但电荷平衡效果与超结结构类似。
如您对我们的产品感兴趣，欢迎联系
我们将为您提供高效、贴心的解决方案！
咨询电话：135 1009 9916（微信同号）
点击下方图片免费领取产品规格书
想深入了解碳化硅功率器件产品知识？点击→「碳化硅（SiC）课堂」获取详情！
