本文提出了一种在P柱中设置N-dot区域的低电磁干扰SJ-MOSFET。N型区域的引入增强了下面P柱区域的接地电势，同时保持着电荷平衡条件。因此，N柱和P柱区域的耗尽速率变得更加平缓，从而消除了通常在常规SJ-MOSFET中所观察到的栅极到漏极电容的突变。这种栅漏电容的改善使得关断瞬间的dI/dt和dV/dt的峰值显著降低，从而改善了电磁干扰。实验结果证明，与传统SJ-MOSFET相比，所提出的设计实现了超过6dB的电磁干扰的降低。
背景介绍
SJ-MOSFET中，N柱和P柱区域的相互耗尽使得N柱区域的掺杂浓度能够显著增加，而不会对击穿电压产生不利影响。这种增强有利于降低SJ-MOSFET的Ron,sp。此外，通过减小元胞间距和优化掺杂分布，可以进一步减小SJ-MOSFET的Ron,sp，这增强了N柱和P柱区域的耗尽效应。但是，这些区域的耗尽可能会导致栅漏电容CGD的突然下降，这是在常规SJ-MOSFET非常常见的现象。CGD的突然下降可以造成开关速度的显著增加，伴随着关断期间非预期的震荡，潜在地引起较大的电磁干扰（EMI）问题。为了解决这个问题，在过往的研究中证明，在P柱中引入N型区域掺杂点，可以有效地抑制反向恢复过程中非平衡空穴的提取速率，从而显著提高SJ-MOSFET的反向恢复特性。基于此，本研究中提出了一种低EMI的SJ-MOSFET设计，通过优化N-dot区域的位置来实现更加平缓的CGD特性。
结果与讨论
下图为SJ-MOSFET的横截面示意图。为了提高P柱区域的接地电阻，在P柱区域内引入N-dot区域。P柱区域顶部引入N-dot，这大大增加P柱区域大部分的接地电阻。来自源极接触的接地电位不再直接转移到N-dot区域下方的P柱部分，导致从P柱的顶部到底部更加均匀的横向耗尽分布。
下图b则是展示了所提出的器件的SEM图像。为了进行更加全面的比较，在相同的工艺条件下同时制造传统SJ-MOSFET(C-SJ)。N-dot区域是在P柱注入后立即注入相同剂量的As和B形成的，这是所提出的器件与C-SJ唯一的结构差别，两种器件的有源面积均为0.066cm2。
下图a和b分别给出了VDS=650V和VGS=0V时C-SJ和所提出的SJ-MOS之间的电场分布的比较。下图c显示了沿着所研究的两个SJ器件的P柱电场分布。N-dot区域和P柱区域之间的相互耗尽导致P柱区域内的局部电场的轻微改变。但是，这些变化对于击穿电压的影响几乎可以忽略不计，因为它们发生在与SJ器件中碰撞电离集中的主要路径不一致的位置。
下图则是说明了N-dot区域的掺杂剂量（DN-dot）对击穿电压裕量的影响。随着掺杂剂量的增大，Ndot区域变得越来越难完全耗尽，导致击穿电压降低。正如下图所示，在N-dot掺杂浓度小于一个值时，所提出的SJ-MOS的击穿电压在整个裕量范围内与C-SJ的击穿电压几乎一致。但是，当掺杂浓度超过那个值时，观察到击穿电压显著下降。因此，这个本文选择这个拐点的掺杂浓度值以在性能和击穿电压稳定性之间实现最佳平衡。
下图展示了两种器件的仿真CGD波形。很明显，所提出的器件具有更加平缓的CGD特性，而C-SJ器件在VDS在40V-60V之间的CGD突然下降。此外，送提出的器件得益于更高的N-dot掺杂浓度，这有利于更加平缓渐进的CGD变化。这个现象可以归因于N-dot区域的引入，这增加了P柱的接地电阻。具体的，较高的N-dot区域掺杂浓度会带来更高的接地电阻，从而导致N柱和P柱区域之间更加平缓的耗尽过程。
相反，C-SJ表现出了快速耗尽，如下图所示。在C-SJ中，当VDS从50V增加到60V时，耗尽区向下延伸超过P柱区域厚度的一半时，导致CGD突然下降。另一边在所提出的器件，耗尽区域逐渐向下延伸，导致平滑的CGD特性。
下图仿真给出了两个器件的关断特性。C-SJ器件在关断瞬间，CGD突然减小导致了对栅极充电的位移电流CGD·dVDG/dt显著减小，从而导致了电子电路Ie快速下降和初始的dVDS/dt升高。这个阶段消耗了大量空穴-电子对，从而产生了空穴位移电流Ih。随着总电流的主要部分由Ih维持，电子-空穴对的可用性降低导致了dIDS/dt和dVDS/dt的增加。C-SJ器件的最大dIDS/dt为1420A/us，并伴随着陡峭的dVDS/dt。
相比之下，创新设计的SJ-MOS因其优化的CGD分布而表现出渐进平缓的电子电流减小，其保持了更高浓度的电子-空穴对以支持空穴电流。因此，所提出的结构实现了显著的dIDS/dt峰值416A/us，伴随着降低了dVDS/dt，突出了其改善的开关性能。
下图给出了两种器件的实测I-V曲线，通过适当的电场优化，两种器件实现了相同的击穿电压。此外，N-dot区域的引入到导通电阻的影响几乎可以忽略不计。两款器件的击穿电压约为746V，Ron,sp约为17.4mΩ·cm2。
下图显示了两种器件的实测CGD波形。显然，所提出的设计展示了更平缓的CGD特性，这与仿真结果一致。
下图展示了两种器件实测关断波形。C-SJ器件具有更加陡峭的dIDS/dt和高dVDS/dt，伴随着栅极电压和漏极电流的显著震荡，导致了10.2uJ的关断损耗。
相较之下，所提出的器件具有相当于低的dIDS/dt和dVDS/dt和显著减少的栅极电压和电流震荡的关断波形。关断损耗仅比C-SJ器件高一点。因此，所提出的一个实现低得多的最大关断速度和震荡，只有最小的关断损耗的增加。
为了验证两个器件的EMI特性，分别将其置于以下电路中进行测试验证。结果如下图所示，通过对所提出的SJ-MOS结构中进行优化，实现了EMI大幅降低。特别重要的是，主要由开关速度控制的临界频率范围内观察到的峰值噪声的抑制。实验结果证明，与C-SJ相比，所提出的SJ-MOS在EMI方面实现了约6dB的改善。
总结
本文提出并实验验证了一种新型超结MOSFET结构，该结构在P柱内引入N-dot区域，可实现低EMI噪声特性。N-dot区域的引入提高了P柱的接地电位，从而使栅漏电容分布更加平滑。实验结果表明，所提出的结构可将EMI噪声改善6dB以上，这种改进归功于优化的开关速度和减少的关断过渡期间的电压振荡，使得所提出的设计非常适合于EMI抑制至关重要的高频功率转换应用。
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