本文研究了1200V SiC VDMOSFET的低频噪声特性，重点从噪声特性上区分体缺陷和界面缺陷。通过噪声功率谱密度（Power Spectral Density，PSD）测试和温度变化对缺陷的激活能的分析，展示了这些缺陷对器件可靠性和性能的影响，并说明了这些结果如何有助于优化高性能SiC VDMOSFET应用的制造工艺。
背景介绍
SiC MOSFET具有低导通电阻、高击穿电压和快速开关特性，大大提高了效率并降低了损耗。但是，SiC VDMOSFET的性能会受到界面缺陷（如SiC/氧化物界面处的陷阱）和体缺陷（如晶格缺陷或杂质）的影响，这些缺陷可能导致栅极漏电流增加，开关特性退化、可靠性降低。噪声分析，特别是低频噪声是区分界面噪声和体噪声的关键。界面缺陷通常表现为频率相关的随机波动，而体缺陷通常与电流路径的不规则性相关。这样的分析可以准确识别缺陷对器件性能的影响，有利于帮助工程师改进流片工艺，进一步提高器件可靠性和长期稳定性。因此，噪声分析成为评估器件特性和可靠性的关键方法。
本文提出了一种用于1200VSiC MOSFET的低频噪声分析技术，以区分4H-SiC/SiO2界面缺陷和4H-SiC体缺陷。通过对横向MOSFET、垂直MOSFET和PN结体二极管的测试，证明上述方法在各种器件结构中的适用性，并通过在不同温度下的测试，确定了与这些缺陷的激活能。为了深入探究噪声分析方法，进行了HTGB、HTRB等的可靠性测试，以加速界面和体缺陷的恶化，从而研究噪声随时间的行为。
结果与讨论
采用0001取向且具有重N掺杂的4H-SiC衬底，并采用单层外延法在衬底上直接生长17um厚的轻N掺杂的漂移层，通过Al离子注入形成P型区，然后使用N掺杂注入形成浅N区。所有注入完成后，采用高温退火工艺激活N和Al的掺杂，在4H-SiC衬底上沉积0.05um的栅氧和Poly-Si。在沉积介电层厚，刻蚀接触孔以提供到Nplus源极区域的电连接。最后形成Al金属层，形成的器件横截面如下图所示。
下图展示了4H-SiC MOSFET的漏极电极ID与漏极电压VD的输出特性曲线，提取线性区域的斜率确定了器件的Ron,sp为3mΩ·cm2。此外，在漏极电压为1200V时提取漏极漏电流IDSS为2.55nA。
下图a展示了器件结构示意图以及器件在导通状态下，通过施加正栅压，电流垂直流经SiC/SiO2界面处所形成的沟道区域，并朝漏极移动。下图b展示了横向扩散的MOS，其中源极和漏极分别连接到Nplus区域。下图c则是通过施加负栅压而引起且处于关断状态的VDMOSFET。这种情况下，负漏极电压导致了体二极管呈正向偏置，使得电流通过体二极管流向漏极。
使用半导体测试仪对这三种结构或状态的器件进行噪声测试，提取到漏电流噪声功率谱密度PSD。下图d显示了测试结果。以下公式则是定义了漏极电流PSD的公式：
其中gm是器件跨导，Svfb是输入参考平带谱噪声密度，σsc是库伦散射参数，μeff则是有效载流子迁移率。
PN结体二极管重的电流传输路径由接触电阻、漂移外延层和SiC的Nplus衬底组成。尽管存在这些结构差异，VDMOSFET和体二极管的噪声谱类似。这种相似性表明，噪声谱主要受漂移外延层和SiC Nplus衬底的影响，这二者存在共同之处。
下图a展示了器件在-50℃到150℃的温度范围内的传输特性。其阈值电压Vth随温度的升高呈现出显著的负向偏移，从-50℃时的4.85V降低到150℃时的3.06V。这种现象表明，随着温度的升高，沟道形成的能量势垒降低，这与SiC MOSFET的特性一致。此外，亚阈值漂移也表现出了温度依赖性，从-50℃时的423.6mV/dec到150℃的285.04mV/dec。这种改进表明了，在温度升高时降低了界面陷阱密度或增强了载流子注入效率。
下图b则是显示了器件在-50℃和150℃下的输出特性，其在特定的Ron,sp随温度的变化。-50℃时Ron,sp为22.55mΩ·cm2，而到150℃时显著降低到11.83mΩ·cm2。这种随温度升高而降低的导通电阻主要归因于在升高温度下增强部分的载流子迁移率和减小的杂质散射，这改善了沟道中的电荷传输，加强了温度依赖性的传输机制在器件导电行为中的主导作用。
下图a显示了-50℃至150℃温度范围内的漏电流噪声功率谱密度PSD。第一组集中在10Hz以下的工作频率，随着温度的升高，PSD增加，表明热激活噪声机制类似于产生-复合或1/f噪声。相反地，第二噪声分量出现在10kHz及以上的频率处，其PSD也随温度的增加而增加；重要地是，这个分量变得明显的频率随温度的升高而向更高的值偏移，这潜在的表明捕获和去捕获过程中温度相关时间常数的影响，热噪声在较高温度和频率下变得更显著，或者因温度相关载流子寿命而导致的产生-复合噪声的拐角频率的偏移。
下图验证了体缺陷和界面缺陷的能级，使用下面公式对发射时间进行表征：
下图b展示了第二噪声分量相关的界面陷阱缺陷的发射时间和环境温度之间的相关性。其分析了0.08eV的激活能，其通常与SiC/SiO2界面处的N钝化的浅缺陷水平密切相关。这个发现表明，第二噪声分量受N钝化工艺器件引入的界面陷阱态的显著影响。这些浅陷阱虽然有利于降低中间带隙能级处的界面态密度，提高器件性能，但是会有可能陷阱辅助的载流子捕捉和发射过程导致温度相关的噪声特性。
为了研究在器件栅氧中存在更深或更宽的陷阱，使用下面公式来分析相关载流子迁移率波动模型（SVG）：
Sid/id2是漏极电流功率谱密度，Ninv是反型层的载流子浓度，f是工作频率。这个模型可以提供深入理解陷阱密度及其对沟道特性的影响。
下图a展示了在223K到423K的环境温度范围内，漏极电流功率谱密度与栅极电压（Vov=Vg-Vt）之间的关系。在低驱动电压区域Vov<5V，漏极电流谱能量（Sid/Id2）对栅压有很强的依赖性。这表明载流子的数量和迁移率受到氧化物界面附近陷阱的显著影响，这些陷阱受Vov控制。当Vov超过5V时，漏电流谱能量变得与栅压无关，这种转变表明陷阱被完全占据或对载流子动力学的调制作用减弱。此外，随环境温度的升高，漏电流谱能量持续升高，这种增强可以归因于热激活的陷阱，它导致了陷阱密度增加或陷阱动力学更快，从而放大了噪声水平。
下图b则是展示了在223K到423K范围内的不同环境温度下，工作频率fop与栅压Vov之间的关系。当栅压超过3V时，工作频率有明显的提高。这种转变表明器件的动态特性，如载流子迁移率或陷阱相关过程，在较高的栅压下变得更加活跃。此外，在更高温度下，工作频率进一步增加。这种增强可能是由于热激活机制，例如增加的载流子速度，更快的陷阱捕捉/发射速率，或影响频率相关的噪声相应的材料特性的变化。
在SiC MOSFET中，当栅压超过阈值电压时，在沟槽表面形成反型层，从而允许电流经过。在这个阶段，电子可能被SiC/SiO2界面处的缺陷捕捉，或者可能隧穿进入SiO2层内的缺陷。在升高的温度下，因热能的增加，这些被捕捉的电子更容易释放，这减少了被捕捉电子的数量，从而降低了噪声。
相反，在较低的温度下，热能不足以有效地使电子脱离陷阱，导致下图b所示的较高的陷阱电荷数。这就会导致更大的载流子数量波动和增加的噪声。更高的温度倾向于抑制噪声，而更低的温度则增强噪声，这种行为主要归因于缺陷态中的电子捕捉和脱离速率的温度依赖性。
在45V的正栅偏压和140℃的环境温度施加3600s的高温栅偏压应力条件下，观察到器件特性的显著变化。下图a就说明了转移曲线中阈值电压Vth向正方向偏移。这个现象通常归因于栅氧内电荷捕捉或正界面电荷的产生，可能是因长时间暴露于高电场和高温度下。下图b则是展示了输出曲线中输出电流ID的减小，这可以通过增加Vth、降低载流子迁移率以及新引入障碍电荷传输的缺陷的存在来进行解释。
下图展示了HTGB试验中，在高温栅极偏置应力下，VDMOSFET和PN结体二极管的漏极电流谱能量密度与工作频率之间的关系。随着栅极应力持续时间的增加，VDMOS的漏极流能量密度显著增加，表明了噪声水平增强。位于SiC/SiO2界面处的界面陷阱释放机制，这些陷阱会在长期的应力条件下被激活。相较之下，PN结体二极管在HTGB应力3600s之后的漏电流谱能量密度与试验前样品的水平相当。这表明了，在HTGB试验下，PN结体二极管对陷阱相关噪声不太敏感，这可能是因未器件结构和界面特性的差异。这些发现都强调了界面陷阱在噪声产生中的关键作用以及它们在不同器件结构中的不同影响。
在HTRB试验中，施加200V的偏置并在150℃环境下运行5000s。下图a所示，器件显示出了低阈值电压偏移和导通电流退化，这表明对沟道电导率和界面陷阱密度的影响最小。但是，漏电流会随着应力时间显著增加。这种增加可能是因陷阱辅助的隧穿或缺陷产生的栅氧或漏极结，加剧了高电场和高温。同时，图b表明，输出特性保持稳定的通态电流，证明了沟道传导机制基本不受影响。
下图则是在HTRB下VDMOS和PN结体二极管的漏极电流谱能量密度与工作频率的函数关系。随着HTRB试验时间的增加，VDMOSFET结构的漏电流谱能量密度略有降低，这一现象可能表明在反向偏压条件下界面陷阱动力学的稳定性或在反向偏压条件下活性陷阱密度的降低。相反，PN结体二极管的漏电流谱能量密度随着HTRB试验试验的延长而显著增加。这种急剧上升表明，PN结体二极管在反向偏置下更容易产生噪声，可能是由于增强的陷阱辅助工艺或结区内缺陷的产生。这些行为都突出了结构对HTRB应力不同的敏感性以及极端条件下器件结构对噪声性能的关键影响。
总结
研究表明了，低频噪声分析揭示了1200V SiC DMOSFET（包括VDMOS、PN结二极管和LDMOS）缺陷相关问题的重要性，高温栅偏应力使得器件在栅界面处诱发缺陷，导致噪声增加，这与噪声分析结果一致。相反，高温反向偏置应力使得VDMOSFET中PN结退化，导致带隙间隧穿效应引起的漏电流增加。噪声进一步分析表明，这种PN结退化有利于提高器件噪声。这些发现强调了噪声分析在评估可靠性引起的退化方面的实用性，有利于SiC MOSFET流片的饿优化并确保了器件的长期稳定性。
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