本文提出了一种新型的具有负栅的分离接触场板横向双扩散MOS结构（CFP-LDMOS）目的是改善热载流子退化（HotCarrierDegradation，HCD）问题，并通过实验和TCAD仿真相结合的方式对其退化机理进行全面分析。与传统CFP-LDMOS相比，该结构通过引入浮空栅和分裂接触孔，实现了电场的重新分布，有效地降低漂移区局部碰撞电离，抑制高能载流子注入，从而使得HCDSOA的范围扩大了9.7%。结果表明，在高VGS应力下，因空穴捕捉和电子注入之间的竞争，ID退化呈现先增大后减小的趋势，而大电流工作时的自发热效应决定了Vth的退化。因不存在额外的掩膜和工艺步骤，本文所提出的CFP-LDMOS非常适合直接在目前的大规模生产中直接应用生产。
背景
近年来，为了解决击穿电压BV和比导通电阻Ron,sp之间的矛盾，带接触场板的LDMOS（CFP-LDMOS）受到了关注。通过将CFP连接到源极，就可以在获得低Ron,sp的同时保持高BV。但是CFP-LDMOS在高压偏置下操作，这不可避免的导致因热载流子引起的退化增加，从而导致器件失效。因此，CFP-LDMOS中的热载流子退化（HCD）成为了一个不容忽视的问题。
目前很多研究都集中在HCD的损伤位置和退化机理、自发生热与HCD的耦合以及随时间变化的退化模型等方面。但是，尽管器件结构显著影响可靠性，但很少有研究报道探索CFP-LDMOS的结构来优化减轻HCD。
本文提出了一种新型具有浮空栅结构的n性分裂CFP-LDMOS结构，以改善其HCD特性。结果表明，CFP-LDMOS结构通过转移局部电场来削弱其存在的碰撞电离，从而改善HCD_SOA。进一步阐明其CFP-LDMOS的特殊退化机理，表明其结构具有在不增加掩膜或工艺复杂度的情况下大规模生产的潜力。
器件及表征
N型CFP-LDMOS采用正在开发的55nmBCD工艺，其中关键工艺流程如下图a。对于传统的CFP-LDMOS，其布局如下图b所示（仅展示了4个关键掩膜版层）。在CFP-LDMOS中，在CFP-LDMOS中，在CFP下方增加了一个浮空栅，并将原来的接触改成分裂接触孔，如下图c所示。仅需要对Poly和Contact层的掩膜图案进行修改，无需增加新的工艺或掩膜。本文中使用的器件宽度W为12.4um，沟道长度为0.2um。该器件的工作电压为VD=30V，VG=5V。对于398K的温度下的HCD，施加到漏极的应力电压VD,stress=33V，栅极应力电压VG,stress=2.5V和5.5V。在漏电流ID=0.1*W/LuA，VD=0.1V时，用横流法提取阈值电压Vth。用TCAD仿真碰撞电离、晶格温度、焦耳热和电场分布，继而解释器件的退化机理。
下图a和b分别是传统器件和所提出的CFP-LDMOS的三维仿真结构图。图中可以看到，在主栅旁边存在一个浮空栅，原来的接触孔变成了分裂接触孔。相应的TEM图像为下图c和d。
在所提出的CFP-LDMOS中，碰撞电离率与器件的尺寸密切相关，包括从接触孔到浮空栅的距离L1、浮空栅的有效长度L2、接触孔到接触孔的距离L3（横截面的横向）以及接触孔到接触孔的距离L4（垂直于横截面的方向）。
下图a就展示了所提出的LDMOS横截面示意图，包括L1、L2和L3，L4并未展示。
下图b则是展示了L1的大小对碰撞电离特性的影响。随着L1的增加，N+/N-漂移区的碰撞电离更加验证，而浮空栅区域出现一个新的封装电离峰值区域，其强度明显低于N+/N-漂移区域。
浮空栅的长度是影响碰撞电离分布的另一个关键因素，如下图c所示。可以看出，随着L2从0.1um增加到0.3um，碰撞电离不是线性变化的，存在一个最优值，在这个优值处，N+/N-漂移区的碰撞电离最小。造成这个现象的主要原因是浮空栅下较薄的氧化层吸引了更多的电场线，进而引起碰撞电离分布的变化。
下图d和e分别展示了碰撞电离分布随Y方向和Z方向上接触之间距离的变化。当L3减小时，因分裂场板的调制效应，N+/N-漂移区中碰撞电离被减轻，其中一部分移动到浮空栅下方的区域，导致浮空栅区域周围碰撞电离略微增加。
值得注意地是，L4的变化对整体碰撞电离分布没有显著影响，为了考虑流片工艺的均匀性，Z方向接触也被分裂。这里受工艺限制，接触孔尺寸最小值为0.4um。
考虑到所有的结构参数，提出了最佳器件尺寸，如下表所示。最佳尺寸可以根据漂移区掺杂、漂移区长度和电介质层厚度变化而变化。
下图a和b分别给出了传统和CFP-LDMOS的碰撞电离和电场分布的比较。可以观察到，因浮空栅极和分裂CFP的存在，最初集中在N+/N-漂移区中的电场部分被移位到浮空栅极的下方，从而减轻了局部高碰撞电离率。
下图则是两种器件的电性能，与传统器件相比，CFP-LDMOS的ID略有改善，这都归因于电场的优化。下图a就可以看到，两种类型的器件中Vth之间并没有明显差异，这是因为这两种器件的沟道工艺是相同的。
除了性能特性外，HCD行为对于CFP-LDMOS也很重要。在高VD和漂移区低浓度条件下，高电流密度下增强的Kirk效应使得碰撞电离峰向漂移区/漏极区移动，使得传统的衬底电流曲线（Isub-VG）通常不能呈现双峰现象。因此，本研究采用低和高VG应力条件，以更全面的捕捉HCD行为。
下图a和b分别比较了不同器件下VD=0.1V时的ID退化，其中VG,stress=2.5V和VG,stress=5.5V，而二者的VD,stress均保持在33V。这里使用[ID(t)-ID(0)]/ID(0)来表征ID的退化值。
结果表明，无论是在低压还是高压应力条件下，CFP-LDMOS都具有比传统结构更低的ID退化特性，表明了HCD行为得到改善。这主要归因于浮空栅和分裂CFP对电场线的部分吸引，这显著降低了漂移区靠近漏极一侧的碰撞电离，抑制了电子-空穴对的产生，并有效减轻了高能载流子注入到氧化物的现象。
值得注意地是，在高VG应力条件下，观察到一种独特的现象，其中ID最初增加，随后减少。为了验证这个现象，结合如迁移率模型、复合模型、雪崩模型等用TCAD仿真验证实验结果。下图就是所提出的CFP-LDMOS在高VG应力条件下的碰撞电离行为，其中详细放大了N+/N-漂移区中的电场方向。随着VG的增加，因Kirk效应，碰撞电离峰逐渐向N+/N-漂移区移动。最大碰撞电离位置处的电场矢量表明，碰撞电离产生的空穴更容易受到高VD的影响，导致它们被捕获在SAB区域的氧化物中。这个过程促进漂移区中的电子积累，并最终增强ID。因空穴捕捉和电子注入之间的竞争，随后产生的界面陷阱导致ID随着应力时间的增加而减小。
下图则是展示了在可变VG应力条件下VT退化与应力时间的关系。在不同应力条件下，传统结构和新结构之间的VT退化几乎没有差异。这主要是所提出的结构优化了漂移区中电场和碰撞电离，对沟道区域的影响最小，所以对VT的影响可以忽略不计。
值得注意地是，VT在低VG应力条件下表现出可忽略的退化，但当VG应力增加时开始显著退化。下图就展示了随着VG应力的增加，沟道区域的碰撞电离降低，导致VT退化降低。但是这个趋势与测试所得现象不一致，表明了还存在另外一种机制影响到了VT退化。
为了验证另一种机制的存在，下图就展示了VT随温度变化的特征。VT在-50℃下几乎不存在退化。但是随着温度的升高，退化加剧。这个现象表明，温度升高有助于增加沟道区域的载流子能量，这反过来加剧了碰撞电离，加速了界面退化。
在高VG应力条件下，所提出的CFP-LDMOS工作在大电流下，导致了显著的自发热效应。下图则是比较了低和高VG应力条件下沟道区域的晶格温度和焦耳热。随着VG应力的增加，电流升高导致了更大的功耗，从而提高了沟道区域的晶格温度。沟道中的过渡焦耳热导致了更高的载流子能量，这显著加剧了VT退化。
HCD的SOA除了监测CFP-LDMOS中单个电参数的退化外，还提供了更全面的可靠性评估。下图比较了传统器件和CFP-LDMOS在10%ID退化下的HCDSOA。结果证明，CFP-LDMOS的HCDSOA范围扩大了9.7%，进一步证实了浮空栅和分裂CFP的引入有效地消除了HCD。
总结
本文提出了一种新型浮空栅结构的分裂CFP-LDMOS，沿着深入探讨了其电学性能退化机理。与传统CFP-LDMOS相比，该结构改善了ID退化，HCDSOA扩展了9.7%，这主要归因于浮栅和分裂CFP的存在引起的电场重新分布。发现在高VG应力条件下，由于空穴俘获和电子注入之间的竞争，ID退化先增大后减小，而且在大电流条件下，自热效应主导了VT退化。值得注意的是，所提出的CFP-LDMOS与发展中的55nmBCD技术高度兼容，有望实现大规模生产，而无需额外的掩模和工艺。
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