2024年的文献，来自复旦，研究高dV/dt条件下，SiCMOSFET的终端可靠性。
与多数文献不同，这篇文章研究主结和终端区域，给出S1、S2、S3三种主结-终端结构（前两种是传统结构，第三种是作者提出的新结构），试图证明S3可以显著降低开关过程中的瞬态电场，实现对栅氧的有效保护。记得《英飞凌SiC器件白皮书》中，也提过这一点，高dV/dt工况下，SiCMOSFET可能出现的失效情况，但白皮书里只是简单提了一句，相比Si器件，SiC器件的开关速度较高，终端充放电效应，更加明显，这又会引起电压尖峰（voltagespikes）和电流过冲（currentovershoot），从而影响器件的开关性能和可靠性。
这篇文献，针对这一现象，进行了详细的研究。
新材料器件应用于新工况，难免遇到前所未有的现象，理解新现象，便是提升认知的最佳途径。另外，初学者想补全对功率MOSFET的认知，建议好好研究这篇文章，因为多数文献都研究有源区，给出的图也几乎都是有源区的样子，很少见到对主结和终端区研究如此详细的文献。
简单介绍下背景
SiC器件可在几纳秒内以几百伏电压开启和关闭，产生高dV/dt，对邻近电子元件造成严重电磁干扰（EMI），
尤其是电动汽车应用中，高dV/dt对系统级EMI的影响至关重要。
对功率器件而言，另一关键在于——非有源区的动态可靠性能否与有源区的动态可靠性处于同一水平，Si器件已有过这方面的研究，但SiC器件目前甚少见到相关报道。
本文针对SiC器件在高dV/dt工况下的可靠性，研究S1、S2、S3三种主结-终端结构的动态可靠性能力，S1、S2是传统结构，失效机制分别为IGSS剧增、器件烧毁，虽然失效现象不同，但作者推测现象背后的物理机制相同，即主结区PN结的充放电，在栅氧化层中产生较大的电场应力，导致失效。
S3是作者提出的改进结构，通过添加隔离环，以分散主结区PN结的充放电电流，进而压制栅氧瞬态电场。
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如上图，自上而下，依次是S1、S2和S3，对三种结构而言，从左到右，依次是TerminationRegion（终端区）、MainJunctionRegion（主结区）和CellRegion（有源区），这里提一句，图中橙色部分是SiO2，但不同位置的SiO2厚度并不相同，终端区和大部分主结区，SiO2较厚；再往右，SiO2较薄；欧姆接触区当然没有SiO2。
为何SiO2的厚度有此变化？
因为如今的SiCMOSFET产品，基本都引入了场氧（FieldOxide）工艺，简单理解，就是在终端和主结区，生长一层更厚的SiO2，称作场氧，作用如下，
其一，场氧位于栅极边缘（图中GatePoly），而边缘处容易产生电场集中效应（如果各位研究过分裂栅MOSFET，应该知道这现象），
在这片区域设置场氧，可以有效降低SiO2承受的电场强度，提升可靠性。
其二，因其较大的厚度，场氧可以降低器件反馈电容，减小开关损耗。
介绍完场氧，回到本文，
三种结构的区别，主要在Ohmiccontact（欧姆接触），
S1的欧姆接触，仅设于主结区、有源区交界处，这种结构最常见。
S2的欧姆接触，仅设于终端区、主结区交界处，这种结构常见于六角元胞版图。
S3的欧姆接触，以上两区域都有设置，另外，在场氧边界附近，S3设置了一个独立的P+环（Isolationstructure），以将左右两侧的主结隔开。
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这张图，是具体的版图设计，
（a）、（b）分别是S1、S2的单管版图，3mmⅹ3mm的管芯，主结宽度150μm，
主结和欧姆接触的位置，箭头标得很清楚，（b）的欧姆接触位置更靠外，与截面图一致。
（c）、（d）分别是（a）、（b）在主结和有源区交界处的放大图，
场氧和栅氧的边界，箭头标得很清楚，
（c）、（d）都有一个12.5μm，这是欧姆接触到场氧边界的距离，只不过S1结构的欧姆接触在主结区，S2结构的欧姆接触在有源区（对照截面图，看得很清楚）。
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S3的版图基本与S2一致，但多了用作隔离的P+环，如上，左图中的细条，便是隔离P+环。
通过设置隔离P+环，将传统的单P阱主结分成左右两个独立的部分，分散电流。
从截面图看到，左侧主结上方是厚场氧，右侧主结上方基本是薄栅氧，在导通或关断过程中，电流将通过两侧独立的欧姆接触流向源极金属，两部分各自分到多少电流，取决于面积之比，而面积比又由隔离环的位置决定，本文的设计，是使整个主结区面积，与薄栅氧下方的右侧主结面积之比，大约为10:1，从原理上分析，这比例越大，薄栅氧下方的右侧主结面积越小，承受的瞬态电流越小，栅氧峰值电场越低。
介绍完三种结构，进入实验部分，设计了阶跃dV/dt测试，以确认每种结构的耐受性，并分析各自的失效机理，所使用的三种器件电参数设计如下：击穿电压1200V，导通电阻在75~80mΩ之间。开关行为在VDS=800V和ID=20A时进行表征，通过调节栅驱和负载环路电感，改变dV/dt，实验从10V/ns开始，逐渐增大，直至器件失效，或者增至100V/ns。
接下来，介绍三种结构各自的实验结果，
1、S1结构：
先看S1
dV/dt达到60V/ns后，再测试器件，发现IGSS不断增加，失效模式确认为栅氧损坏，
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实验前后的各项电参数如上，可以看到，其他参数基本不变，只有IGSS剧增，
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上图红点为失效区域，发生在栅氧和场氧交界处，
失效过程大致如下：
在主结区，当器件快速开关（高dV/dt）时，P阱中的电流横向流动，横向电流会在p阱内部产生水平方向的电压降（电压分布不均匀），
从而在与栅氧和场氧交界处，产生瞬态电场尖峰，栅氧首先在这里发生退化，导致IGSS剧增。
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这张截面图，用来解释这个过程，更加直观，
器件关断过程，漏压以极高的dV/dt（几十伏/ns）的速度抬升，主结P阱与漂移区形成的PN结反偏，空间电荷区向外扩展，
在内建电场的作用下，P阱中的空穴横向运动，经过欧姆接触，流进源极金属，此即P阱内部的横向电流，
沿着电流路径，会产生电压降，
在上图中的红色标记处，栅极电压是-5V（关断电压），而P阱与栅氧接触的位置，电位被抬高至几V或十几V，
结果是，薄栅氧承受的瞬时电压高达几十V，导致击穿。
2、S2结构：
再看S2，
dV/dt达到20V/ns左右，所有器件都烧毁，有的甚至爆炸，
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S2爆炸过程中的波形变化如上，可以看到漏压急剧下降。
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失效器件的尸体如上，炸得面目全非，
那么，具体失效机理是什么？
先回顾第一张图，S2和S1的最大差异是什么？
欧姆接触的位置，
前者，欧姆接触位于接近终端区的一侧，
后者，欧姆接触位于接近有源区的一侧，
位置的差异，带来横向电流路径的区别，
S1失效机理已经表明，P阱中的空穴横向运动产生横向电流，沿着电流路径产生电压降，
还记得上文提到的12.5μm么？这是欧姆接触到有源区一侧场氧边界的距离，
因此，在S1结构中，因为欧姆接触在靠近有源区一侧，空穴横向电流只需要走十几微米，便能流入源极金属，
但在S2结构中，欧姆接触在靠近终端区一侧，空穴横向电流几乎要横跨整个主结区（将近150μm），才能流入源极金属，
如此明显的电流路径长度差异，会导致什么？
电阻差异，
电流路径越长，横向电阻越大，横向压降越大，
这就是S2失效更早且更加剧烈的原因。
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且看这张图，
（a）中，空穴横向电流自右侧向左侧流动（白色箭头），
失效位置与S1的位置相同，都是在场氧栅氧交界处，
但在S2中，如此长的电流路径，使得场氧栅氧交界处下方的P阱电位，高达几十V，
那当然更早、更剧烈地失效，
此即失效器件（a）（前一张图）所示的局部烧毁。
到这里，与S1只是程度上的差异，失效位置和机理相同，都是薄栅氧击穿，
但与S1不同的是，S2还可能存在二次击穿，见（b）,
原理是：主结区击穿后，P阱高电位通过已经损坏的薄栅氧，耦合到邻近元胞的栅极，
元胞的栅极被抬升至高电位，同时漏极也处于高电位，使得栅漏短路，器件无法关断，最终发生二次烧毁，
此即失效器件（b）（前一张图）所示的整片爆炸。
3、S3结构：
再看S3，
dV/dt增至100V/ns，器件仍未失效，开关波形正常，
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为什么S3没有失效？
不看那些公式，仅从物理图景的角度理解，
见上图，整个主结P阱，被隔离环分成左右两个区域，
靠近终端区和有源区，均有欧姆接触，于是空穴电流可以从左右两边流入源极金属，实现分流，
分流的结果是，电流路径缩短、分支电流大小降低，横向压降减小，栅氧承受的瞬态电场随之降低。
通过改变隔离环的宽度和数量，可以调节分流效果，实现最优的可靠性。
通过对三种结构进行混合电路仿真，验证推测，
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S3结构的模型如上，两边都接源极，
其实这个结构搭起来很简单，衬底、漂移区、主结，隔离环，再设置一下脉冲参数就行。
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这张图，是仿真结果，
（a）（b）（c）分别是S1、S2、S3的关断波形，（d）（e）（f）分别是S1、S2、S3的开通波形,
左轴是VDS，右轴是峰值电场，
主要结论如下，
1、对所有结构，导通峰值电场均大于关断峰值电场，
2、然而由于栅氧的正负耐压存在明显差异（正向耐压更大，反向耐压更小），因此对所有结构，关断过程中更容易发生栅氧失效。
3、S1、S2、S3三种结构的关断峰值电场分别为2.7、7.5、1.47MV/cm，S3的峰值电场明显降低。
另外，仿真发现，栅氧瞬态电场是在欧姆接触电阻和P阱电阻的压降作用下形成，
因此降低欧姆接触电阻、提高P阱掺杂浓度也可以提升可靠性。
最后，仿真了不同隔离环对保护效果的影响，
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通过增加隔离环数量，可以进一步优化分流效应，
在100V/ns时，单个隔离环设计足以抑制栅氧峰值电场，
未来SiCMOSFET如需应用于更高频率场景，可以通过优化隔离环数量、主结P阱尺寸比或优化欧姆接触，以提升S3的动态可靠性。
小结：
1、对SiC器件而言，非有源区的动态可靠性能否与有源区的动态可靠性处于同一水平？这是个关键问题。
2、研究高dV/dt条件下，三种主结-终端结构S1、S2、S3的动态可靠性，S1的欧姆接触位于靠近有源区一侧，S2的欧姆接触位于靠近终端区一侧，S3两侧均设欧姆接触，且通过隔离环，将主结P阱分为两部分。
3、对S1，dV/dt达到60V/ns，IGSS剧增，栅氧损坏。原因是主结P阱中，空穴横向电流带来电压差，使得薄栅氧承受几十V的电压，峰值电场剧增，栅氧损坏。
4、对S2，dV/dt达到20V/ns，器件烧毁。原因是横向电流路径明显增加，电压差随之增大，薄栅氧承受的电压更大，且主结击穿后，P阱高电位耦合到邻近元胞的栅极，使得栅漏短路，器件无法关断，最终发生二次烧毁。
5、对S3，dV/dt达到100V/ns，器件仍未失效，原因是空穴电流可以从左右两边流入源极金属，实现分流，进而缩短电流路径、降低分支电流大小，减小横向压降，栅氧承受的瞬态电场随之降低。
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