众所周知，SiCMOS具有比Si功率MOS更高的击穿电压和更低0的Rdson，但是其因较差的沟道迁移率以及栅氧可靠性等问题使之到目前为之还无法完全替代Si基功率器件。我们研究首先一个目标是通过增加掺杂浓度和减小JFET宽度来优化JFET区域从而弥补沟道迁移率差所带来的Rdson上不理想的问题，而且这还可以改善器件的击穿电压和反向转移电容Cgd和短路耐受时间。第二个目标就是缩短沟道长度，进一步增强器件通流能力。但是短沟道会带来不容忽视的高漏电和短沟道效应等问题。
那么研究人员就采用深Pwell设计来有效降低漏致势垒降低效应（DIBL），这有利于降低短沟道效应和抑制漏电流。本文介绍了1200V深Pwell的4H-SiCMOS通过优化JFET宽度和沟道长度，采用低注入能量的双注入形成深结。短沟道长度和窄JFET宽度与深Pwell的设计实现了器件导电性能的增强以及开关性能的改善。
JFET区域优化
下图展示了器件示意图和实际结构，1.8um结深的Pwell是采用常规离子注入和沟道注入技术相结合的技术实现，利用低能离子注入产生深结，并且使Pwell比单独的注入更深。下图c和图d展示了通过工艺仿真得到的掺杂分布以及引入电流扩展层(Currentspreadinglayer，CSL)后沟道掺杂分布。通过控制JFET和Pwell来形成n型累积模式沟道，在相同的衬底上制作了JFET宽度0.4um、0.6um、0.8um的MOS，沟道长度均为0.5um。
下图展示了不同JFET宽度的器件输出特性和Rdson,sp的对比。结果显示，在窄JFET宽度下，低JFET掺杂导致了较高的Rdson,sp，高JFET掺杂具有较低的Rdson,sp，而宽JFET宽度下高低JFET掺杂浓度所造成的器件Rdson,sp基本一致，这与JFET宽度无关，这主要是因为增强的JFET的掺杂和增加的元胞密度。
下图展示了器件的阻断特性，窄的JFET宽度增加了击穿电压，这主要是因为深Pwell具有更有效的屏蔽。而且对于小沟道长度，沟道具有更高的沟道电势，窄的JFET宽度抑制了器件漏电流。
利用TCAD仿真得到器件在1200V下的电场分布，窄JFET宽度下器件的最大电场相对较低，这主要是因为栅氧表面的电场和Pwell边缘的电场在减弱，从而导致而来器件整体电场较低。还是因为深Pwell结构显著降低了栅氧电场。
在400V时，输入电容Ciss和输出电容Coss不随JFET宽度上保持恒定，而受JFET宽度影响比较大的是反向转移电容Crss，其随宽度的减小而减小，这主要是由于栅极-漏极重叠面积减小。最重要的是，窄JFET和深Pwell相结合的设计使得器件延长了短路耐受时间。
沟道优化
下图展示了不同沟道长度下的器件的输出曲线，沟道越短，沟道电阻越小，导通性能越好。而利用深Pwell设计减小了漏致势垒降低效应DIBL，由于其强屏蔽效应，深Pwell有效抑制了DIBL。
而沟道的长短似乎对器件的击穿电压影响不大，器件在短沟道下的漏电流也可以保持在较低水平，而且在负栅压下，漏电流明显降低了。
同样的也比较了器件不同沟道下的电容大小，总体而言区别不大。没有JFET宽度变化对其的影响。
下图展示了器件在VCC800V和额定电流20A时双脉冲测试的开关波形。较短的沟道表现出了较低的损耗，这主要是因为短沟道具有较低的阈值电压。
下图展示了器件在Vds=800V、Vgs=20V时的短路波形，短沟道器件实现了更长的短路耐受时间，克服了传统上低Rdson,sp无法实现长短路耐受时间的限制。
再来看一下不同沟道长度下器件的UIS波形，它们实现了相同的雪崩能量，特性几乎一致。
总结
窄JFET和深Pwell实现了短沟道的显著改善，窄JFET和高掺杂浓度降低了Rdson,sp并且改善了短路耐受时间，深Pwell结构减轻了短沟道效应，二者相结合的设计降低了开关损耗。所以具有优化的JFET区域和深Pwell结构的1200V4H-SiCMOSFET可以表现出更好的导通性能、更高的击穿电压、更快的开关特性和更好耐用性。
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