本篇文章探究了1200V锥形/凸柱超结IGBT（Tapered and protruded pillar Super Junction，T-SJ）的开关损耗降低机制。开关损耗的降低与超结的p柱和n柱中掺杂浓度的优化密切相关，其中静电荷梯度起着关键作用。静电荷可以表示为与理想状况下垂直超结结构的差值，其梯度对dVCE/dt和Eoff有着严重的影响。
背景
与传统的Si-IGBT相比，在漂移层中加入超结结构可以作为进一步降低损耗的一种手段。优化超结掺杂P柱和n柱之间的电荷平衡可以显著降低SJ-IGBT的开关损耗。在过往的研究中有一种半超结的IGBT（Semi-SJ IGBT），其特点是锥形和突出的p掺杂柱，这个设计揭露了影响关断表现的动态电荷不平衡效应（Charge imbalance，CI）。所以在这篇研究中，将这个器件称为锥形凸柱超结IGBT（T-SJ IGBT）实验结果显示，与仿真相比，关断波形存在差异，特别是在集电极电流尾部和dV CE /dt方面，所以在本篇研究中，作者们重点探究降低1.2kV级T-SJ IGBT开关损耗的机制，通过详细的物理机制分析和仿真，研究P柱掺杂分布的影响，特别是实际器件中存在的渐变分布现象。通过将这些引入仿真中，成功复现了测试中集电极电流尾部的现象。另外作者还解释了垂直电荷不平衡是如何影响SJ耗尽区的，继而影响器件开关损耗和dV CE /dt。
器件介绍与性能测试
器件被设计为1.2kV，因存在动态电荷不平衡效应（CI），在低和高P型柱的掺杂条件下，实际测试得到的击穿电压分别为500V和1000V。作为与T-SJ IGBT对比，选用了一款常规的Si-IGBT器件，二者的芯片尺寸略有不同。为了确保做到准确对比，在相同的电流密度下进行评估，从而将二者结果的差异归因于器件结构的差别。
Si-IGBT器件在Rg降低的情况下达到了5.8kV/us的饱和dV CE /dt，而T-SJ IGBT则表现出了明显更高的dV CE /dt。具体讲就是，与高P+集电极注入剂量条件相比，低的P+集电极注入剂量的T-SJ IGBT展示了更高的dV CE /dt和更低的关断损耗，特别是在R g降低的情况下。
与常规的Si-IGBT相比，T-SJ_IGBT具有高的P+集电极注入剂量，通过将dV CE /dt从5.8kV/us提高到18.9kV/us，将（关断能量损失归一化）E off /I C降低了61.8%，不利的是这个改进把浪涌电压提高了30V。
下图展示了器件Eoff/IC和VCEsat之间的权衡。具有高P+剂量的T-SJ IGBT通过将dVCE/dt增加到18.9kV/us，同时还保持了相同的VCEsat，而且Eoff/IC降低了58.2%。而常规的Si-IGBT在相同的5.8kV/us的dV CE /dt条件下，Eoff/IC仅降低了20%
将T-SJ IGBT和Si IGBT由额定电流归一化后的导通能量损失Eon/IC，当讲dICdt调整到300A/us时，T-SJ IGBT的Eon/IC降低了12.9%。但是这个值可以作为参考，因为杂散电感的影响不可以通过简单的平均电流密度来解释。
总之，T-SJ IGBT在开关性能方面表现出了明显的改善，特别是在关断损耗方面。
下图就是正如预期一样，在T-SJ IGBT和Si-IGBT的关断波形中，T-SJ IGBT表现出了更高的dVCE/dt。但是，不及预期的是，集电极电流尾部并没有出现明显的降低。这也许是仿真校准不足的原因，所以实际测试结果与仿真现象不符。。
仿真分析
下图展示了不同的p型柱的掺杂分布的击穿电压BV的变化。在比较均匀的掺杂分布中，可以看到BV仅存在一个峰值，变化符合典型SJ器件的特征。随着P型柱掺杂的增加，如F3、F4，BV因富P的电荷平衡的偏移而降低。相反，对于渐变掺杂分布，BV在富P条件下最初会降低，但会随着掺杂变得更富P，BV会再次增大。
因SJ和n底部之间的最佳电压共享，F2条件下的平坦分布实现了最高的BV。在更富P的剖面F4中，电压共享不平衡，n底部区域承受了大部分的电压。
另一方面，在分级掺杂下，G1和G2的电压主要保持在了SJ区域。随着P柱掺杂的增加，电压在SJ和n底部区域之间逐渐变得更加均匀，从G3到G4得到了更好的平衡状态。
下图展示了平坦分布F2和渐变分布G2的P柱剖面的关断波形。与平坦区域相比，渐变的表现出了更高的dVCEdt和更大的拖尾电流。
对于平坦分布的管段电池，从时间t2到t4，SJ和n底部之间的电压共享，在SJ底部附近观察到没有完成的区域。相反，因掺杂梯度引起的耗尽区展宽有限，梯度分布维持了SJ区域大部分电压，这个行为通过复合导致了n底部区域少子衰减较慢，从而观察到了比较明显的拖尾电流。
通过以相同的柱掺杂比例Rdop来改变P柱和N柱的掺杂浓度同时这也保证了电荷不平衡来进行关断仿真。如下图所示，降低两个柱的掺杂浓度会降低dVCE/dt，因为降低了掺杂浓度一定程度上代表了电导调制效应的增强，这会降低器件VCEsat，减缓掺杂柱的耗尽，并降低而来dVCE/dt。
为了进一步研究耗尽，还分析了静电荷梯度。定义静电荷梯度为空间电荷密度的深度相关的斜率：
假设SJ区域完全耗尽，则沿水平方向x对净掺杂浓度进行积分。获得的线性关系近似为σ（y）=ay+b，a就代表了静电荷梯度。
结果显示，静电荷梯度a和dVCE/dt之间存在了强相关关系。越陡的梯度会加速关断期间SJ区域耗尽层的展宽，增加了dVCE/dt。P柱掺杂曲线和掺杂比Rdop的变化更是一致反映了这种相关性。这些因素都会使其偏离理想的垂直超结结构的性能，掺杂柱的几何形状和杂质分布都在综合影响着SJ IGBT的性能，并导致了垂直电荷不平衡。，-
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