引言
针对1700V_SiC_MOS六角元胞的JFET区域和电流扩展层(Current Spread layer，CSL)采用阶梯注入的方式使导通电阻Rdson降低至15mΩ，Rsp降至3.75mΩ·cm2。
背景
SiC_MOS的两种结构：平面型Planar和沟槽型Trench结构。尽管Trench-MOS提供了高电流密度，但是也面临着关态时沟槽拐角处高电场的可靠性问题。对于4H-SiC MOS器件中电场达到击穿强度时，期望将栅氧电场Eox,max保持在3MV/cm以下，以此确保器件可靠性。对于Trench-MOS会容易遭受到明显的转移电容Crss的反馈，导致较大的栅漏电荷Qgd，这不利于器件开关性能的稳定性。以此考虑，4H-SiC Planar-MOS依然有不可替代的优势。虽然Planar-MOS的劣势在于相对低的电流密度和Rdson。
目前商用市场中。1700V SiC MOS器件中最低的Rdson为Wolfspeed(原Cree)公司产品。目前Plannar-MOS的发展主要受限于JFET区域和CSL区域的电阻。如何平衡高电流密度和开关性能，是突破Plannar-MOS的关键。
本文介绍了对JFET、CSL的注入设计对转移电容Crss、动态开关性能、静态性能、雪崩耐受性进行研究，实现了Rdson15mΩ的1700V Planar SiC MOS的设计。
设计与制造
在1700V级SiC MOS中，JFET区和CSL区的电阻占分别器件Rdson的比例约在16%和24%。显而易见，缩小JFET区域宽度即可得到较小的元胞间距，电流密度增大，而且也增加了对栅氧的屏蔽，降低了Crss。
故而，设计了阶梯型N注入JFET区域和CSL区域的1700V Plannar SiC MOS（JC-MOS）。这有效平衡了电阻和Crss。
下图为本文设计并制造的JC-MOS器件图片，芯片尺寸为5.3mm*6.0mm，有源区面积为25mm2。在相同的芯片尺寸下，六角元胞比条形元胞的单位沟道密度高27%（改天出一篇介绍各元胞及其特点的介绍）。所以本文所设计的器件选用六角元胞。设计的沟道长度0.5um、栅极宽度为3.2um，元胞间距为6.2um。
1700 V 15mΩ SiC JC-MOS
器件采用6-inch的n型4H-SiC外延片，外延层为n型掺杂，厚度为16um，掺杂浓度为8e15/cm3。分别采用Al和N的多能量离子注入形成Pwell、Ppuls区域和Npuls区域。Pwell的最大掺杂浓度为2.1e17/cm3，结深为0.8um。采用自对准技术（自对准技术可以消除Poly覆盖时的Bias，这个工艺介绍后续也会在工艺篇详细介绍）将N元素注入的JFET区域、Pwell角落和整个CSL层形成阶梯型掺杂分布。
注入完成后，在1650℃激活退火形成厚度45nm栅氧，然后再进一步在NO气氛中退火处理。
器件性能讨论
既然是讨论JFET区域宽度和JFET、CSL的掺杂浓度对器件性能的影响，那就必然制造一系列不同JFET宽度和掺杂浓度的器件以此讨论。CO-MOS为不含CSL的常规Planar-SiC MOS器件。
下图a展示了器件的Rsp随JFET区域宽度减小而迅速增加。而存在CSL区域的JC-MOS的存在显著减缓了电阻随JFET宽度减小而增加的趋势。这个特点在仿真和真实器件测试中均得到验证。
但是CSL的掺杂会导致BV降低、Eox增加（下图b、c）。
下图展示了JFET宽度为0.9um的CO-MOS和JC-MOS的仿真电阻分布。器件在导通状态下，空间电荷区限制了电流路径，从而随着JFET宽度减小而增加了器件的Rsp。下图a就展示了JFET区和CSL内延伸了约1um深的高阻区，这归因于深Pwell区域。漂移区顶部的JFET区域中的电流路径被假设随JFET宽度减小而被压缩，故而电阻显著增大。因此高能注入对实现深JFET掺杂是十分必要的，这有益于在低JFET宽度下降低JFET电阻。
下图b就非常明显展示了JFET区域的存在对于抑制高阻区的显著作用。下图c展示了在JFET区域的基础上增加CSL区域使电流更加均匀分布到漂移层中区，从而有效降低JFET电阻和漂移层电阻。
此外借助阶梯注入的高能注入，CSL宽度比JFET区域宽度大1um，可降低Pwell角落处电阻，使总电阻降低而不降低BV。
下图展示了CO-MOS和JC-MOS的JFET和CSL掺杂分布。在JFET区域的掺杂浓度是相同的，最大浓度为1e17/cm3.对于JC-MOS，CSL的最大掺杂浓度为1.6e17/cm3。
下图是CO-MOS和JC-MOS的输出特性曲线，JFET宽度为0.9um。VGS=18V、VDS=1.8V下，Id=100A时，CO-MOS的Rdson=18.8mΩ，Rsp为4.7mΩ·cm2。而JC-MOS在VGS=18V、VDS=1.5V下，Id=100A时，Rdson=15 mΩ，Rsp为3.75mΩ·cm2。这得益于在JFET和CSL中阶梯式注入。
器件的开关特性
尽管较宽的JFET宽度倾向于减小电阻，但是这也会带来增大Crss，从而影响器件的dV/dt。降低器件的开关速度。
Sample-1的JFET宽度为1.2um、Sample-2的JFET宽度为0.9um。下图展示了二者的输入电容Ciss、输出电容Coss、和转移电容Crss。当JFET宽度减小时，Crss显著减小
雪崩耐量
随着JFET宽度增加，JFET区域上方的Eox显著增强，这会对器件长期可靠性造成不可忽视的影响。下图展示了不同JFET宽度的器件的雪崩耐受性。二者几乎表现出相同的雪崩电压，但二者的Ids,max相差较大，较小JFET宽度的器件Sample-2的Ids,max明显大于小JFET宽度的器件。故而二者的雪崩能量存在一定差异，较窄的JFET区宽的JC-MOS具有较大的雪崩耐受性。
二者的仿真电场如下图所示，较大JFET宽度降低了JFET电阻，但是在阻断状态下使得栅氧暴露于高电场，在雪崩电压会使得栅氧暴露的更充分，而且由于雪崩倍增效应，使得热载流子注入到栅氧中进一步增强了栅氧电场，使得高电场在栅氧底部引起击穿，栅漏之间形成了电流路径，导致栅氧失效、器件损坏。因此，JFET宽度较大的Sample-1器件高Eox是雪崩能量较低的主要原因。
总结
作者通过在JFET和CSL区进行阶梯注入并采用六角元胞设计显著改进了1700V Planar-SiC MOS的性能，实现了15mΩ的Rdson和3.75 mΩ·cm2的Rsp。除此之外，通过将JFET宽度减小到0.9um，降低了Crss，提高了雪崩耐量，平衡了各项性能。
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